混合键合能走多远？

近日，IEEE电子元件与技术会议（ECTC，IEEE Electronic Components and Technology Conference，https://ectc.net/）的研究人员推动了这项技术的发展，这项技术对尖端处理器和存储器至关重要。这项技术被称为混合键合，它将两个或多个芯片堆叠在同一封装中，使芯片制造商能够增加处理器和存储器中的晶体管数量，尽管曾经定义摩尔定律的传统晶体管收缩速度普遍放缓。来自主要芯片制造商和大学的研究小组展示了各种艰难的改进，其中一些——包括Applied Materials公司、Imec、英特尔和索尼——显示的结果可能会导致3D堆叠芯片之间的连接密度创纪录，每平方毫米硅中约有700万个链路。

英特尔的Yi Shi告诉ECTC的工程师，由于半导体进步的新性质，所有这些连接都是必要的。正如英特尔技术开发总经理Ann Kelleher在2022年向IEEE Spectrum解释的那样，摩尔定律现在由一个称为系统技术协同优化（STCO，system technology co-optimization）的概念所支配。在STCO中，芯片的功能（例如缓存、输入/输出和逻辑）被分离出来，并使用最佳的制造技术进行制造。混合键合和其他先进的封装技术可以将它们重新组装，使它们像一块硅一样工作。但只有高密度的连接才能实现这一点，这种连接可以在几乎没有延迟或能耗的情况下在硅片之间传送比特。

混合键合并不是目前唯一一种先进的封装技术，但它提供了最高密度的垂直连接。Besi公司技术高级副总裁Chris Scanlan表示，混合键合在ECTC上占据主导地位，约占所展示研究的五分之一，该公司的工具是多项突破的幕后推手。

在混合键合中，铜焊盘构造在每个芯片的顶面上。铜被绝缘层（通常是氧化硅）包围，焊盘本身略微凹进绝缘层表面。氧化物经过化学改性后，将两个芯片面对面压在一起，使凹进的焊盘相互对齐。然后慢慢加热这个夹层，使铜膨胀到间隙处，连接两个芯片。

混合键合既可以将单个芯片连接到一个装满更大尺寸芯片的晶圆上，也可以用于将两个装满相同尺寸芯片的晶圆粘合在一起，后者比前者更为成熟，部分原因是它在相机芯片中的应用。例如，Imec报道了一些有史以来密度最高的晶圆对晶圆（WoW）键合，键合距离（或间距）仅为400纳米。同一研究中心在芯片对晶圆 (CoW) 场景中实现了 2 微米间距。（当今商用芯片的连接间距约为 9 微米。）

 

法国研究机构CEA Leti集成与封装科学负责人Jean-Charles Souriau表示：“有了现有的设备，晶圆对晶圆比对芯片对晶圆更容易，大多数微电子工艺都是针对 [整片] 晶圆进行的。”然而，在AMD的Epyc系列等高端处理器中，芯片对晶片（或芯片对晶片）引起了轰动，该技术用于在其先进的CPU和人工智能加速器中组装计算核心和缓存。

为了推动两种方案的间距越来越紧密，研究人员专注于使表面稍微平坦一些，使粘合的晶圆更好地粘在一起，并减少整个过程的时间和复杂性。做好这一切最终可能意味着芯片设计方式的革命。

在报告中，我们看到了最紧密间距（500纳米至360纳米）的晶圆对晶圆 (WoW) 研究，它们都在一件事上投入了大量精力：平整度。要以100纳米级的精度将两片晶圆结合在一起，整个晶圆必须几乎完全平整。如果它弯曲或扭曲，整个材料部分就无法连接。

平整晶圆是一种称为化学机械平坦化（CMP，chemical mechanical planarization）的工艺。这通常是芯片制造的关键，尤其是对于在晶体管上方生产互连层的工艺部分。

Souriau说：“CMP是我们必须控制混合键合的一个关键参数。”近日在ECTC上公布的结果将CMP提升到了另一个水平，不仅使整个晶片变平，而且只减少了铜焊盘之间绝缘层上的纳米圆度，以确保更好的连接。

其他研究的重点是通过实验不同的表面材料，如碳氮化硅而不是氧化硅，或者使用不同的方案来化学激活表面。最初，当晶圆或芯片被压在一起时，它们会通过相对较弱的氢键固定在一起，而重点是确保在粘合和后续步骤之间一切都保持原位。然后，粘合的晶圆和芯片会慢慢加热（这一过程称为退火），以形成更强的化学键。这些键到底有多强——以及如何弄清楚——是ECTC大量研究的主题。

最终的键合强度也部分来自于铜连接。退火步骤使铜扩展穿过间隙以形成导电桥。三星的Seung Ho Hahn解释说，控制这种差距的大小是关键。间隙太大，铜无法连接。太少会把晶圆推开。这是一个纳米的问题，Hahn报道了一种新的化学工艺的研究，希望通过一次蚀刻掉一个原子层的铜来实现这一目标。

连接的质量也很重要。即使在铜膨胀之后，大多数方案也表明金属的晶粒边界不会从一侧跨越到另一侧。这种跨越降低了连接的电阻，并应能提高其可靠性。日本东北大学的研究人员报告了一种新的冶金方案，该方案最终可以生成跨越边界的大型单晶铜。“这是一个巨大的变化，” 东北大学副教授 Takafumi Fukushima说，“我们现在正在分析其背后的原因。”

其他实验集中在简化混合键合过程上。一些人试图降低形成键所需的退火温度——通常在300°C左右——这是因为有可能降低长期加热对芯片造成损坏的风险。Applied Materials公司的研究人员介绍了一种从根本上减少退火时间的方法的进展——从几个小时减少到5分钟。

晶圆上芯片(CoW) 混合键合目前对工业界更有用：它允许芯片制造商将不同大小的芯片堆叠在一起，并在将每个芯片绑定到另一个芯片之前对其进行测试，确保它们不会因单个有缺陷的部件而导致昂贵的CPU发生致命故障。

但CoW具有WoW的所有困难，而且缓解困难的选项较少。例如，CMP旨在使晶圆平整，而不是使单个芯片平整。一旦芯片从源晶圆上切下并经过测试，就很难再提高其键合准备度。

尽管如此，英特尔报告称，CoW混合键间距为3μm，而Imec则实现了2μm，主要是通过在转移的管芯仍附着在晶片上时使其非常平坦，并保持其在后续过程中格外清洁来实现的。两个小组的工作都使用了等离子体蚀刻来切割模具，而不是通常使用专用刀片的方法。等离子不会导致边缘碎裂，从而产生干扰连接的碎屑。它还允许Imec团队塑造芯片，制作倒角，以减轻可能破坏连接的机械应力。

几位研究人员告诉IEEE Spectrum，CoW混合键合将对高带宽存储器（HBM，high-bandwidth memory）的未来至关重要。HBM是控制逻辑芯片顶部的DRAM芯片堆栈，目前高度为8到12个芯片。HBM通常与高端GPU放在同一个封装中（https://spectrum.ieee.org/intel-gaudi-3），对于提供运行ChatGPT等大型语言模型所需的海量数据至关重要。如今，HBM芯片采用所谓的微凸块技术堆叠，其中每层之间的微小焊球被有机填充物包围。

但随着人工智能将内存需求推得更高，DRAM制造商希望在HBM芯片上做20层或更多。然而，微凸块占用的体积意味着这些堆栈很快就会太高，无法与GPU一起封装。混合键合不仅可以缩小HBM的高度，还可以使封装中的多余热量更容易排出，因为其层之间的热阻更小。

在ECTC，三星的工程师展示了混合键合方案可以制作16层HBM堆叠。三星的高级工程师Hyeonmin Lee说：“我认为使用这种技术可以制造20层以上的堆叠。”

其他新的CoW技术可能有助于为高带宽存储器带来混合绑定。Souriau说，尽管他们没有在ECTC进行这方面的研究，但CEA Leti的研究人员正在研究所谓的自对准技术。这将有助于使用化学过程确保CoW连接。每个表面的某些部分将变得疏水，某些部分将变得亲水，从而使表面能够自动滑入到位。

在ECTC，日本东北大学和雅马哈机器人公司的研究人员报告了类似方案的研究，利用水的表面张力在实验性DRAM芯片上对准5微米焊盘，精度优于50纳米。

混合键合能走多远？

研究人员几乎肯定会继续推动混合键合连接的发展。台湾半导体制造有限公司（Taiwan Semiconductor Manufacturing Co.）的探索项目经理Han-Jong Chia告诉ECTC的工程师，200纳米的WoW间距不仅是可能的，也是可取的。台积电计划在两年内推出一种名为“背面供电”的技术（https://spectrum.ieee.org/next-gen-chips-will-be-powered-from-below）。（英特尔计划在今年年底推出）这项技术将芯片的大块功率传输互连置于硅下方，而不是硅上方。台积电研究人员计算，有了这些互连，最高层的互连可以更好地连接到更小的混合键合焊盘。采用200纳米键合焊盘的背面供电将大幅降低3D连接的电容，以至于能效和信号延迟的乘积将是400纳米键合焊盘所能实现的乘积的九倍。

Chia表示，在未来的某个时候，如果键距进一步缩小，那么“折叠”电路块使其跨两个晶圆构建可能变得切实可行。这样，块内的一些较长的连接可能会通过垂直路径缩短，从而有可能加快计算速度并降低功耗。

并且混合键合可能不限于硅。CEA Leti的Souriau表示：“如今硅对硅晶圆的开发取得了很大进展，但我们也在寻求在氮化镓和硅晶圆以及玻璃晶圆之间进行混合键合……一切都在一切之上。”他的组织甚至提出了量子计算芯片混合键合的研究，包括排列和键合超导铌而不是铜。

“很难说极限在哪里，”Souriau 说，“事情发展得太快了。”

 

        审核编辑：彭菁