集成晶体的可编程时钟可提供多种设计优势而无性能折衷

　　除了少数罕见的特例以外，几乎所有的电子系统都至少拥有一个时钟功能，这已经不是新闻。在大多数情况下，该时钟功能是通过采用石英晶体加上相关振荡器或时钟发生器集成电路实现，这种基本的实现方式可提供一个单一、固定频率输出，如图1所示。

　　

　　图1：在一个基本的时钟产生方案中，采用一个石英晶体和一个振荡器/时钟发生器IC来提供所需的时序信号。

　　如果所需要的只是一个单一的时钟输出，时钟子系统的实施会非常简单。但对于当今复杂的电子产品，一个单一的时钟远远不够，多数产品都需要几个不同的时钟用于各种外部连接接口（如以太网、PCI、RapidIO和USB端口等等），另外也需要几个时钟用于内部功能（一个系统处理器以及专门的子系统）。

　　要提供所有这些彼此互不相关的时钟，显而易见的解决方案是采用多个晶体，每个晶体都有与其相关联的时钟发生器。这种途径技术上是可能的，但是没有任何吸引力，因为这种方案会导致出现许多问题，如需要更大的印刷电路板空间、电路板布局的挑战、复杂的材料清单（BOM）以及成本等等。结果是，除了科学仪器等一些非常特殊的情况，此时的时钟必须满足极端或独特的指标要求，上述方法并不可行。

　　人们更倾向于采用的更好解决方案是使用一个多路输出时钟发生器，由一个IC提供来源于单一晶体的多个彼此不相关的频率，如图2所示。这种方法克服了使用多对晶体和时钟IC产生的许多问题，因为该方案仅需要一个单一晶体和相关的时钟发生器，就可以为系统产生所有独立的时钟。

　　

　　图2：一个典型的产品设计需要一个彼此不相关的时钟阵列，跨越范围广阔的频率和信号格式。这些可以通过采用单一晶体和多输出时钟发生器IC而轻松实现。

　　进一步讲，系统设计人员可受益于采用一个可编程时钟发生器。该发生器并不是产生固定的输出频率，用户可以根据一个产品的具体要求来把输出设置到他们需要的频率，或者在用户产品系列的多个产品中采用同样的时钟发生器IC。

　　使用单一的时钟发生器IC当然能够简化系统的BOM，对于设计师来说更有其他的好处。由于他们并不再需要其他元器件的数据表，并了解其正常工作所需的细节要求，如电源电压详情、布局准则、输出负载参数、各种公差等等，因而可以节省许多设计时间。除了最简单的集成电路，了解这些细节属于设计周期一个自然的组成部分，往往都在所难免的。在设计周期中，设计和物料清单中使用“我很陌生”的IC数量越少，产品面市的时间就越短。

　　然而，即使采用了可编程的多输出时钟发生器，外部晶体仍是一个大问题。首先，无论采用多小封装尺寸的晶体，它还是会占去不少在许多设计中都非常宝贵的电路板空间。此外，随着当今的时钟达到GHz水平，电路板上晶体和时钟发生器IC之间很短距离的布线可能产生潜在的噪声和EMI/RFI（电磁干扰/射频干扰）问题，造成附加的抖动、偏移（skew）和失真，从而降低时钟输出的性能。需要注意的是，即使晶体和时钟发生器本身都是“完美”的，但在目标负载处所看到的最终时钟性能会因PCB布局而受到影响。

　　最后，在采用不同的厂商提供晶体时，会出现由于生产过程不同导致出现的产品性能一致性问题。在晶体的指标中有许多二级细节差别，这些同样也会影响它们的性能和彼此互动，而且往往无法预判。因此，来自一个供应商的晶体也许可以正常工作，但是来自其他厂商表面上相同的晶体却可能存在“细微”的特性差别，使性能发生改变，这种问题可能会成为制造和生产测试中的重大难题。

　　共封装解决方案

　　解决由晶体和邻近的时钟发生器IC导致出现的问题的方法显而易见，至少在理论上是这样：把晶体和振荡器IC置于同一封装内，使其紧密靠近（或堆叠）振荡器 IC。封装技术的最新进展使得共封装变得可行，并且被广泛应用于多IC设计，如采用一种半导体工艺制造的处理器与采用另一种工艺制造的存储器的整合封装。

　　显然，将时钟发生器IC硅片放置在晶体顶部可以节省印刷电路板空间。但是，这种集成技术以前只适用于单一频率的时钟发生器，不能体现出用一个集成式晶体和时钟发生器IC提供多个时钟的好处。换句话说，如果用以往的共封装技术解决问题很有局限性，这种局限性导致的问题比它试图解决的问题更大。

　　［注意，一些厂商正在提供基于MEMS技术的替代产品来取代晶体振荡器。通过采用基于MEMS的振荡器电路，可以得到一个体积更小、单芯片或双芯片共封装的时钟解决方案。总体来说，这些器件的性能对于某些应用已经足够，但不适合于所有应用，而且，只适用于单一频率时钟输出。因此，即使采用MEMS振荡器，依然不能解决支持多输出和可编程的巨大问题］

　　封装技术的突破避免了性能折衷

　　幸运的是，现在已经拥有了一个替代方案，不再需要在一个共封装、单一频率时钟发生器与独立的晶体外加一个可编程多输出器件之间进行选择。IDT公司的 VersaClock5系列包括多款器件，其中集成式、共封装的晶体置于一个多输出时钟发生器硅片的下方，这些集成器件采用标准的塑料封装，与单独的时钟发生器IC具有相同的占位面积和0.9mm（标称）高度，如图3所示。

　　

　　图3：IDT公司VersaClock5系列中的几款产品把时钟IC硅片放置于石英晶体顶部形成同一封装，从而以单一封装得到一个完整的多输出时钟源和发 生器，其尺寸并不比单独的时钟发生器更大。

　　这里我们通过仔细分析VersaClock5系列中的一款共封装器件来展示其功能、性能、以及性能方面的不折衷。 4 × 4mm 5P49V5935器件能产生多达4个独立的输出频率（差分模式下频率高达350 MHz），每个输出都可配置为LVDS、LVPECL、HCSL或双LVCMOS，每个输出都具有单独可选输出电压（1.8V，2.5V和3.3V），见图4，其中四个输出都具有单独可编程输出使能、摆率控制和扩频功能。

　　

　　图4：5P49V5935设有4个输出，每个都可以按照频率、输出类型和其他重要属性而独立配置。

　　如图5所示，5P49V5935器件具有不到700fs RMS（均方根）的相位抖动，可满足诸如1G/10G以太网和PCI Express Gen 1，2，3等标准非常具有挑战性的要求，也可满足许多广泛使用的SoC和FPGA的时钟产生要求。由于该器件的内核电流消耗仅为30mA，不会消耗更高的功率。

　　

　　图5： VersaClock5系列中5P49V5935的抖动性能表明，没有产生任何性能折衷：从12 kHz至20 MHz频率下，抖动低于700 fs，与采用外置晶体的标准解决方案相比旗鼓相当或者更优。

　　在把两个高频元件放置如此靠近时（即本例中的石英晶体和时钟IC），所担心的问题是由于两个元件之间微妙的相互作用而可能导致性能下降，如图6所示。在 VersaClock5产品系列中的5P49V5935情况下，没有任何负面影响，其关键性能指标与两个器件方案相比旗鼓相当甚至更好。

　　

　　图6：由于了先进的内部组装和封装创新，在采用5P49V5935时不会有性能或尺寸大小的折衷。

　　采用VersaClock5产品系列的一体化晶体IC能够减小电路板空间，当然也针对单一产品简化了BOM，而对于一系列的产品线更是如此。采用 VersaClock5产品系列也有一些隐含的好处，但同样也很重要。像5P49V5935之类的集成元件可以保证晶体与时钟发生器配对工作时的性能表现，不再需要对电路和布局进行微调以便适应晶体的特定负载参数，这种一致性和在其它设计中的可重用性缩短了设计周期。

　　把时钟IC芯片置于晶体之上听起来像是一件非常容易实现的事情，但事实上不是这样，尤其是在要求不可影响性能时更加困难。IDT公司VersaClock 5产品系列的这些产品采用堆叠式、共封装设计，为工程师提供多输出、可编程时钟发生器，它虽然使用外部晶体，但却拥有一个不比单独的时钟IC更大的单一封装。这种组合式时钟源的技术指标已经“锁定”，因此，不会由于布局、噪声或晶体的变化而出现意想不到的问题。它是一种技术上非常稳定可靠的解决方案，没有性能折衷，并具有出众的时钟性能指标、低功耗和小尺寸。