用混合信号示波器识别建立和保持时间违规

■  前篇回顾 

信号之间的时间关系对数字设计的可靠运行至关重要。对于同步设计，时钟信号相对于数据信号的时间尤为重要。在上篇中，我们为您详细介绍了混合信号示波器（MSO）的基础设置以及解释在泰克混合示波器上的混合信号显示。本期，将带您继续了解如何轻松确定多个逻辑输入和时钟信号之间的时间关系，并了解如何自动确定时钟与数据时间关系。

消除通道之间的时间偏移

每台Tektronix MDO或MSO系列示波器都有兼容的逻辑探头。为了简化数字测量，示波器会补偿逻辑探头的传播延迟。因此，不需要进行数字通道探头的相差校正。

然而，为了更好地进行模拟和数字波形之间的时间关联测量，重要的是消除模拟到数字的时间偏移。在图5所示的示例中，为了将模拟通道与数字通道对齐，模拟波形的2V（50%幅度）位置与在2V阈值处发生的数字信号过渡时间对齐。手动调整相差值以将模拟通道对齐到数字通道。此相差校正过程需要对任何其他模拟通道重复进行。

当更换模拟探头时，应检查模拟通道的偏移；当测量不同的逻辑系列时，应检查数字阈值。配置好阈值和偏移后，示波器便可以用于验证和调试数字电路。

图6. 触发器行为示例

图7. 这个74HCT74触发器看起来按预期工作

触发器时间测量

最简单的同步逻辑器件是触发器。D输入的逻辑状态只有在时钟上升沿之后（经过D触发器传播延迟后）才会出现在Q输出上。MSO是验证触发器工作状态和调试数字电路的理想工具。

乍一看，如图7所示，触发器似乎按预期工作。数据信号在时钟上升沿之前已经稳定了几纳秒，并且在时钟边沿之后保持稳定了几纳秒。从时钟边沿到Q输出的传播延迟大约是6纳秒。

图8. 74HCT74触发器上的建立时间违规导致Q输出未改变

在图8中，数据信号在时钟边沿之前仅300ps发生变化，远低于15ns 的建立时间规范——这是一个建立时间违规。注意，Q输出没有如预期那样改变状态。

注意图8中信号过渡周围的灰色区域。MSO显示这些区域以指示与数字采样率相关的时间不确定性。

图9. 74HCT74触发器上的保持时间违规导致Q输出未改变

图9显示了一个数据信号在时钟边沿后大约300ps发生变化的实例。这远低于3ns的保持时间规范——这是一个保持时间违规。再次注意，Q输出没有如预期那样改变状态。

图10. 在 74LVCG74触发器上的自动建立和保持时间违规触发捕获了许多错误

捕获建立和保持时间违规

MSO具有一种专门的触发模式，旨在自动捕获每个建立和/或保持时间违规。建立和保持时间触发器测量时钟信号与数据信号（或某些MSO上的数据信号）之间的时间关系，并在建立时间或保持时间低于规范时捕获信号。这种功能简化了调试工作，还可以用于设计的无人值守监控。

在查阅74LVCG74组件数据表后，将建立和保持时间触发参数分别设置为2纳秒和1纳秒，以捕获任何违规情况，如图10所示。MSO会自动触发在第一个违反指定参数的输入条件上。

图11. 脉冲宽度触发器在74LS74触发器的输出上捕获到一个窄脉冲故障

在上一个例子中，建立和保持触发器用于触发触发器的输入。另一种方法是触发设备输出的信号错误，并捕获输入信号进行分析。

在下一个例子中，一个基于74LS74低功耗肖特基TTL 技术的旧设计出现了间歇性错误。高电平的最低输出电压为2.4V，因此所有高电平输出信号应至少达到该电压。该设计基于20MHz时钟（周期50ns），因此所有输出脉冲的宽度应至少达到这个周期的一半。

掌握这些信息后，示波器可以快速确定输出信号是否按预期工作，并在不正常时捕获输入和输出信号。图11显示了脉冲宽度触发器捕获到的一个窄脉冲故障，即脉冲宽度小于该设计预期的最小脉冲宽度的一半。

图12. 窄脉冲触发器轻松捕获了74LS74触发器输出上的低幅度窄脉冲

不仅仅是在触发器的输出上出现了间歇性故障

一些故障还表现出低幅度。图12显示了一个窄脉冲触发器捕获到的低幅度脉冲，这些脉冲不符合组件的规范。

图13. 在74LVCG74触发器上的建立时间违规触发的光标测量

使用这些触发设置中的任何一个

使用这些触发设置中的任何一个，您都可以捕获输入和输出信号。图13显示了使用光标进行的建立时间测量，清晰地指示了建立时间违规（大约6ns，远低于20ns的最小值）。

混合信号示波器结合了基本的逻辑分析仪功能和示波器的模拟信号分析功能。Tektronix MSO和MDO系列包括建立和保持时间触发、脉冲触发以及高分辨率数字采样，以便于快速数字调试。