Xilinx可编程逻辑器件设计与开发（基础篇）连载21：Spartan

为了更好的控制时钟，Virtex-6器件分成若干个时钟区域，最小器件有6个区域，最大器件有18个区域。每个时钟区域高40个CLB。在时钟设计中，推荐使用片上专用的时钟资源，不推荐使用本地时钟（如逻辑产生的时钟）。

每个Virtex-6的中间列包含了专门配置引脚（CFG），该列的其余区域为CLB。其右边排列着一个CMT列。每个区域（40个CLB高）对应一个CMT。一个CMT包含2个混合模式时钟管理单元（MMCM），还有32个垂直全局时钟树。每个时钟区域的中间方向有一个时钟行（HROW），包含12个水平时钟线，6个BUFR和最多12个BUFH。Virtex-6的时钟资源图如图5-7所示。

每个Virtex-6 FPGA中间列的左右两边各有一个I/O列，分别标号为IOCL和IOCR，I/O列和中间列之间是CLB。

每个区域/BANK的中间有一个水平时钟行（HROW），HROW包含水平时钟线、BUFG和BUFH。内部I/O列包含8个全局时钟引脚对（GC），所有的I/O列包含4个Clock-Capable引脚对(CC)，可以连到BUFIO和BUFR。每个BANK的4个CC中的两个可以连到相邻区域的BUFIO上。另外，中间列的BUFR和CC脚可以直接驱动同一个区域的MMCM，或者间接通过垂直全局时钟线驱动BUFG。

Virtex-6器件的片内时钟资源为片内的同步元件提供时钟，片内时钟资源有3种类型，分别是全局时钟资源、区域时钟资源、I/O时钟资源。

图5-7 Virtex-6的时钟资源图

一、 全局时钟资源

全局时钟是一种专用互连网络，它可以降低时钟歪斜、占空比失真和功耗，提高抖动容限。

Virtex-6的全局时钟资源设计了专用时钟缓冲与驱动结构，从而使全局时钟到达CLB、IOB和BRAM的延时最小。

全局时钟资源由以下通路和组件构成。

二、 全局时钟输入

Virtex-6全局时钟输入包含专用的全局时钟输入管脚和全局输入缓冲器。全局时钟输入管脚可以直接连接外部单端或差分时钟；全局输入缓冲器（IBUFG）是FPGA内部与专用全局时钟输入管脚相连的首级全局缓冲器。

Virtex-6器件里有8个全局时钟输入。8个全局时钟输入可以连接到电路板上的8个时钟输入。

时钟输入管脚可以不用作时钟输入引脚，而用作普通I/O。

外部单端或差分时钟通过专用全局时钟输入引脚进入FPGA，在FPGA内部，信号必须接入全局输入缓冲器（IBUFG），否则在布局布线时会报错。

可以在HDL代码中例化全局输入缓冲器。

(1) 全局时钟缓冲器。

每个Virtex-6器件有32个全局时钟缓冲器，时钟信号只有经过BUFG之后才可以驱动全局时钟网络。一个全局时钟输入能直接从差分全局时钟引脚对的P端连接到全局时钟缓冲器的输入。每个差分全局时钟引脚对可以连接到PCB上的一个差分或单端时钟。如果使用单端时钟，则必须使用引脚对的P端，因为只有这一引脚上存在直接连接。必须将一个单端时钟连接到差分全局时钟引脚的正（P）端。如果单端时钟连接到差分引脚对的P端，则不能用其N端作为另一个单端时钟输入。不过，可以将其用作普通I/O。

全局时钟缓冲器的输入源包括以下几种。

全局时钟输入。

内部I/O列的同一区域Clock-Capable时钟输入。

时钟管理单元（CMT）。

其他全局时钟缓冲器的输出（BUFG）。

通用互连。

区域时钟缓冲器（BUFR）。

千兆收发器。

Virtex-6 FPGA的CC输入间接通过MMCM列中的垂直时钟网络驱动BUFG。32个BUFG分成两组，每组16个，分别位于器件的顶部和底部。顶部的MMCM只能驱动顶部的16个BUFG，底部的MMCM只能驱动底部的BUFG。

全局时钟缓冲器还可配置成多路复用器，可以在2个输入时钟之间切换。这两个时钟可以是同步的，也可以是异步的，多路复用器的输出是无毛刺的时钟。

全局时钟缓冲器的多种原语模型如表5-6所示。

表5-6 全局时钟缓冲器的原语

(2) 全局时钟树和时钟网络（GCLK）。

Virtex-6中的全局时钟树和时钟网络，如果未被使用，它就是断开的，这可以降低功耗。另外，时钟树还具有对负载/扇出的管理功能。所有全局时钟线和缓冲器都以差分形式实现，这有助于改善占空比、提高对共模噪声的抑制能力。在Virtex-6架构中，全局时钟线不仅可以用作时钟，还可以当作其他信号线，例如扇出较大的信号。

(3) 时钟区域。

Virtex-6通过使用时钟区域，改善了时钟的分配性能。每个时钟区域最多可有12个全局时钟。这12个全局时钟可由32个BUFG的任12个驱动。时钟区域的大小固定为40个CLB高，半个晶片宽。因此大尺寸的器件有更多的时钟区域。CMT和全局时钟资源位于包含配置引脚中间列的右边，如图5-8所示。

 

图5-8 XC6VLX75T的时钟区域

三、 区域时钟资源

区域时钟网络是独立于全局时钟网络的。它与全局时钟不同，区域时钟信号BUFR的作用区域最多为三个时钟区域，这些网络对于源同步接口设计尤其有用。

区域时钟控制资源和网络由以下通路和组件构成：

(1) Clock-Capable I/O。

每个时钟区域中有4个Clock-Capable I/O引脚对。每个BANK中有4个专用Clock-Capable I/O位置。当用作时钟输入时，Clock-Capable引脚可以驱动BUFIO和BUFR。

如果用作单端时钟引脚，如“全局时钟缓冲器”中所述，外部单端时钟必须接到引脚对的P端，因为只有这一引脚上存在直接连接。

(2) I/O时钟缓冲器（BUFIO）。

BUFIO是用来驱动I/O列内的专用时钟网络，这个专用的时钟网络独立于全局时钟资源，适合采集源同步数据。BUFIO只能由位于同一时钟区域的Clock-Capable I/O驱动。一个时钟区域有4个BURIO，其中的2个可以驱动相邻区域的I/O时钟网络。BUFIO不能驱动逻辑资源（CLB、BRAM等），因为I/O时钟网络只存在于I/O列中。

可以调用BUFIO的原语来使用它。

(3) 区域时钟缓冲器（BUFR）。

BUFR可以驱动其所在时钟区域中的6个区域时钟网络和相邻区域中的6个时钟网络。与BUFIO不同，BUFR不仅可以驱动其所在时钟区域和相邻时钟区域中的I/O逻辑，还可以驱动CLB、BRAM等。BUFR可由CC引脚、本地时钟、GT以及MMCM高性能时钟驱动。BUFR对于要求跨时钟域或串并转换的源同步应用来说，是理想的选择。

可以通过调用BUFR原语来使用它。

(4) 区域时钟网络。

除了全局时钟树和全局时钟网络，Virtex-6器件还包含区域时钟网络。和全局时钟树一样，这些区域时钟树也是为低歪斜SKEW和低功耗操作设计的。区域时钟网络的传播是仅限于一个时钟区域。一个时钟区域包含6个独立的区域时钟网络。

要进入区域时钟网络，必须例化BUFR。一个BUFR最多可以驱动两个相邻时钟区域中的区域时钟，如图5-9所示。此时，BUFR的作用区域为三个时钟区域。顶部和底部区域中BUFR只能连接相邻的一个时钟区域，也就是说，顶部的BUFR连接它所在的下面一个相邻区域。底部的BUFR只能连接它所在的上边一个相邻区域。因此，底部和顶部BUFR的作用区域为两个时钟区域。

图5-9 区域时钟和时钟网络

(5) 水平时钟缓冲器（BUFH）。

BUFH驱动区域中的水平全局时钟树，如图5-10所示，每个区域有12个BUFH，每个BUFH有一个CE脚，该引脚可控制时钟动态开关。BUFH可由以下几种资源驱动。

同一区域的MMCM输出。

BUFG输出。

局部互联。

同一区域内部inner columns的CC引脚。

图5-10 时钟区域中BUFH位置图

可以通过时钟CE脚关掉时钟来节省功耗。同BUFG驱动两个相邻区域相比，BUFH的功耗更低。

BUFH的原语如表5-9所示。

表5-9 BUFH的原语

(6) 高性能时钟（HPC-High Performance Clock）。

Virtex-6每个I/O列包含4个HPC。这些时钟由MMCM电源驱动，不由VCCINT供电，因此，这些时钟能改善JITTER和占空比。HPC结构图如图5-11所示，在I/O列中，HPC连接BUFIO，驱动I/O逻辑。4个HPC中的2个可以不通过多区域BUFIO直接驱动I/O BANK（上和下BANK）。HPC可以不通过另一个时钟缓冲器直接连接到OSERDES，提供了一个改善JITTER和占空比性能的时钟。HPC没有专用缓冲器与它相连，ISE软件自动检查设计中IOLOGIC的连接，确定HPC的连接。HPC能驱动同一区域中的BUFR，支持源同步接口设计。

图5-11 HPC结构图

四、 I/O时钟

第三种时钟控制资源是I/O时钟，其速度非常快，可用于局部化的I/O串行器/解串器电路。I/O时钟信号只驱动一个区域。这些I/O时钟网络对于源同步设计尤其有用。