5种时钟树设计在线研讨会

随着新设计采用具有更高速SerDes的FPGA，SoC，ASIC和CPU，了解参考时序对整体系统性能的影响显得越来越重要。Silicon Labs（亦称“芯科科技”）将于10月12日举办在线研讨会，主题为：“在网络和数据中心应用中优化10/25/40/56 Gb/s SerDes性能的5种时钟树设计技术”，将能助您掌握时钟设计与应用要点，进一步提升数据中心的性能。

请加入我们2017年10月12日星期四早上10:00举行约达一小时的线上研讨会，我们将在活动最後的问与答直播时段回答您的问题。请点击“阅读原文”即刻进行报名！

时钟在线研讨会详细信息

主题：在网络和数据中心应用中优化10/25/40/56 Gb/s SerDes性能的5种时钟树设计技术

日期： 2017年10月12日 (星期四)

时间：香港时间10:00点钟

时长：1小时

主讲人：Silicon Labs时钟产品应用工程经理莫凌宇

内容摘要：此次网络研讨会將讨论关于10G/25G/40G/56G设计方面的时序要求，解释何时使用时钟与振荡器，并针对降低信号完整的系统性因素，检视如何估算抖动和/或相位噪声容限来选择最佳时序解决方案。同时还会介绍如何使用常见的测试设备和软件工具来简化设计的过程，以提供实用的准则来克服常见的时序设计挑战。

报名链接：https://event.on24.com/eventRegistration/EventLobbyServlet?target=reg20.jsp&partnerref=web&eventid=1449547&sessionid=1&key=0E5D3E6D029B95FBE4D2E02428F68ED2®Tag=130030&sourcepage=register