基于低通滤波器组结构的信道化接收机的结构优化

摘 要： 为了减少信道化接收机的资源消耗，对低通滤波器组实现信道化接收机的结构进行了研究。在前人将HB滤波器和FIR滤波器设计为多通道并采用时分复用方法的基础上，将NCO和CIC滤波器也做了同样处理，并在FPGA上分别实现了优化前后的两种结构，通过硬件资源消耗情况的对比，验证了此方法的有效性。在输入数据为单一频率正弦波的情况下，将信道化的结果导入Matlab进行分析，验证了此方法的正确性。
 

0 引言

在日益恶劣的电磁环境中，信道化接收机因具有高灵敏度、大动态范围、同步信号检测等几个理想的特点被广泛应用于商业、监测、国防等领域[1-3]。常见的数字信道化接收机分为基于低通滤波器组和基于多相滤波器组的两种结构[4]。基于多相滤波器组结构的信道化接收机采用多相滤波的方法将输入信号转化为多路并行处理，适合多信道、大带宽的高速数据接收；基于低通滤波器组结构的信道化接收机各个信道互相并联，子信道之间相互独立，灵活性高。但是随着信道个数的增多，采用多路并联的结构会造成资源的浪费。文献[5]提出了基于相位旋转的NCO设计方法，载波生成部分进行了改进，与传统的算法相比可以节省超过50%的逻辑单元和存储单元；文献[6-8]提出了多通道复用的技术，将CIC下抽之后的HB和FIR滤波器设计为多通道结构，并采用时分复用的方法，最后在FPGA器件上进行了验证，取得了比较可观的效果。

本文分析了基于低通滤波器组结构的信道化接收机的结构和理论，在多通道复用技术的基础上，对基于低通滤波器组结构的信道化接收机作了进一步优化，在子信道个数相同的前提下，通过与文献[8]所提方法的资源消耗情况对比，证明了此方法的有效性。

1 信道化接收机模型

低通滤波器组实现数字信道化接收机，其每个子信道都是相互独立的DDC结构，经射频前端处理之后的中频信号经过AD采样、数字混频、CIC抽取，半带滤波、FIR滤波之后得到速率较低的信号，其中每个子信道参与数字混频的本地载波由NCO产生，其频率由子信道带宽和中频信号的频率决定。基于低通滤波器组结构的信道化接收机的工程实现结构如图1所示。

对接收信号的信道化处理是信道化接收机的主要功能之一。信道划分分为均匀信道划分和非均匀信道划分，其中均匀信道划分为最常见的信道划分方式。均匀信道划分又分为奇型划分和偶型划分两种，如图2所示。

其中，K是信道个数，ωk(k=0，1，2，3，…，K-1)是每个信道的中心频率，每个信道间隔为2π/K，在均匀信道偶型划分方式中，每个信道的中心频率为：

在均匀信道奇型信道划分方式中，每个信道的中心频率为：

AD采样之后的信号在每个信道内与不同的频率混频，然后再经低通滤波和抽取之后变成多路低速率信号，送给后端器件处理。

2 结构优化方法

基于低通滤波器组的信道化接收机每个子信道具有相同的信号处理单元和滤波特性，每个子信道的信号处理单元如图3所示，相位旋转法是利用每个信道中心频率按照固定步进累加的特点，运用三角函数关系将每个信道的相互独立的载波生成转化为基频加偏频旋转的方法，其优化涉及的范围如图3中方法一所示。文献[8]中提出的组件复用的方法是基于每个子信道进行低通滤波的HB和FIR具有完全相同的系数和结构这一特性，将多通道并行结构转换为时分复用串行结构，其优化涉及的范围如图3中方法二所示。

组件复用算法的提出是由于高速信号X(n)经CIC滤波抽取之后，其数据速率大大降低，在FPGA系统时钟较高的情况下，通过时分复用的方法，将每个信道的数据依次送到滤波器中达到组件复用的目的。实际上，可以将CIC滤波器和NCO也设计成多通道的形式并采用组件复用的方式以节省资源，其优化涉及所有信号处理单元，如图3方法三所示。至此，多通道并行处理的结构转化为与单个通道信号处理完全一样的结构，如图4所示。

显然，FPGA的最高工作时钟和通道的个数限制了输入信号X(n)的采样速率，在前端输入信号模拟带宽较小的情况下，可以适当降低AD的采样频率，用以减轻多通道的设计对时钟要求的负担。此外，在满足奈奎斯特带通采样定理的条件下，先对AD采集的信号进行下抽，使其降低到一个较低的时钟频率，这样就可以满足多通道NCO和CIC滤波器对FPGA时钟的要求。

3 优化实现和资源分析

3.1 多通道NCO的设计和分析

NCO主要有两种设计方法：查找表法和CORDIC法，查找表法是通过相位累加器和ROM表结构来实现[9]。多通道的NCO依然采用相位累加器和ROM表的结构，但需加入一些控制模块和延时单元，以N通道的NCO为例，其结构如图5所示。

N个通道的频率控制字由控制单元按照时间先后分别送到加法器进行累加，与单通道不同的是，单通道NCO在每个时钟节拍频率控制字累加一次，而N通道NCO每N个时钟节拍累加一次。累加器的输出作为ROM表的地址查询对应的数据输出；同时，为了便于下一级信号处理单元能正确区分输出的正、余弦波对应哪一个通道，需要加入同步标志信号，同步单元通过延时的方法使同步信号与本地载波信号保持同步。因此，多通道NCO的输出信号时序为：N个通道的载波按时间先后输出，sop标志对应第一个通道的信号，eop标志对应最后一个通道的信号。

相位旋转法每一路相位旋转需要4个乘法器、2个加法器，产生基频和偏频的DDS共需要2个ROM表、2个加法器；采用多通道结构只需要1个ROM表、1个加法器，那么N通道机构与相位旋转结构相比，在增加很少的控制单元开销的情况下，能节省1个ROM表、4N-4个乘法器、2N-1个加法器。

3.2 多通道CIC滤波器的设计和分析

数字混频之后需要用一个低通滤波器来提取低频分量，CIC滤波器不仅能滤除其中的高频分量，还能完成采样率变换，并且其实现结构简单，没有乘法单元，消耗资源少[10]。CIC滤波器由积分器和梳状滤波器构成，其传输函数为：

其中D为下抽倍数，H1(z)为积分器，H2(z)为梳状滤波器。CIC滤波器的实现结构如图6所示。

多通道CIC也采用上述结构，不过要加入控制模块和延时单元来保证时序对齐和多通道的逻辑正确性，其FPGA实现模块图如图7所示。

如图7所示，CIC滤波器的积分部分由Add模块和Dly_Add延时模块构成；Down下抽模块是CIC滤波器的下抽部分；CIC滤波器的梳状滤波器部分由Sub减法模块和Dly_Sub延时模块构成。下变频之后的数据经过Ctrl控制模块按照sop高电平对应第一个通道的数据和eop高电平对应最后一个通道的数据的时序送到Expd扩位模块，该模块是为了防止后级计算溢出，将输入数据扩位后输出，Add模块主要完成累加功能；Dly_Add模块是延时单元，假设该CIC为N通道结构，则该模块的延时节拍数即为N；Down下抽模块主要完成下抽功能，同时保证下抽之后的sop和eop信号与数据对齐；Dly_Sub减法模块将输入数据延时N个节拍后送到减法器；Dec模块为截位模块，可以保证整个多通道CIC滤波器的输入和输出数据宽度不变，以便在多级级联的情况下不用改变数据位宽。最后，整个CIC滤波器的输出为out_sop、out_eop、CIC_out，CIC_out是经过滤波之后的输出数据，out_sop对齐第一个通道的数据，out_eop对齐最后一个通道的数据。

由图6可以看出，一个单通道CIC需要两个加法器，以N通道为例，采用多通道的设计结构与单通道相比能节省2N-2个加法单元，实际应用中为了达到足够的抑制，防止下抽后发生频谱混叠，CIC滤波器常采用多级级联的形式，这样节省的资源就更可观了。

4 结果和资源比较

为了验证上述方法的有效性和正确性，在Xilinx的Virtex 4系列FPGA-XC4VSX55上实现了一个通道数为10的数字信道化接收机，接收机接收带宽为5 MB，每个信道带宽为500 KB，每个信道的中心频率依次为68 MB、68.5 MB、69 MB、69.5 MB、70 MB、70.5 MB、71 MB、71.5 MB、72 MB、72.5 MB。输入信号为正弦波信号，频率为70.125 MHz。NCO和CIC设计为10通道的结构，为了达到60 dB的抑制，CIC采用5级级联的方法，下抽倍数为10；半带滤波器的阶数为31阶，系数量化位宽为15 bit，低通滤波器阶数为50，系数量化位宽为17 bit，低通滤波器滤波之后下抽5倍，低通滤波器的采样频率与截止频率之比为10:1；信道化的数据通过USB接口上传给上位机，Matlab读取上传的数据做16 384点的傅里叶变换，最后通过频谱拼接形成一个完整的频谱，Matlab生成的频谱如图8所示。

图8为归一化后的信道化频谱，可以看出其动态范围在60 dB以上，满足设计要求，频谱最大值在70.125 MHz处与输入频率对应，其他比较高的频谱分量为截位引起的量化噪声。在同样的信道化方案的前提下，将优化前后的资源消耗情况作了对比，其结果如表1所示。

5 结束语

本文阐述了基于低通滤波器组结构的信道化接收机的模型，用多通道复用的方法对本地载波生成和抽取滤波过程中的CIC滤波器作了更进一步的优化，并对多通道NCO和CIC的FPGA实现方法作了详细介绍，最后通过优化前后的资源消耗对比，证明了本方案的有效性。实际上，FPGA的正常工作时钟频率是有上限的，以200 MHz为例，若多通道结构的通道个数为20个，则输入信号的采样速率最高为10 MHz，在满足奈奎斯特采样定理的前提下，输入信号的带宽应≤5 MHz；若子信道个数为10个，则输入信号的带宽应≤10 MHz。该方案在频谱分析、通信信号盲识别中的预处理等领域有广泛应用，已应用于研究项目当中。