NI LabVIEW Communications LTE应用架构以及程序测试结果和分析

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LTE应用架构(Application Framework)根据LTE无线标准提供了立即可用、方便修改的实时物理层(PHY)和底层的媒体访问控制层(MAC)参考设计。 LTE应用架构随附于LabVIEW Communications系统设计套件(简称LabVIEW Communications)中。

这个架构提供了良好的起点，可帮助研究人员探索全新的算法和架构来支持大幅增长的端点数量、发明全新的波形来完成信号调制/解调或者寻找全新的多天线架构以充分利用无线媒介的自由度，从而找到改良LTE标准的方式。

LTE应用架构包含了使用 LabVIEW Communications开发而成的模块化PHY和MAC块。 此外经过特殊设计，可搭载强大的Xilinx Kintex-7 FPGA与Intel x64通用处理器，这两者均紧密集成了NI软件无线电(SDR)硬件的RF与模拟前端装置。

这个架构从底层开始设计，遵循LTE标准主要规范，方便开发人员进行修改。这个设计可让无线研究人员根据LTE标准快速搭建实时原型开发实验室并根据LTE标准进行运行。 他们还可以按照自己的想法专注于协议的特定部分、轻松修改设计以及将其创新与现有标准进行比较。

1. LTE兼容规范

LTE应用架构包含了符合3GPP-LTE版本10的下行链路发射器与下行链路接收机。 下行链路发射器与接收机各包含一个下列通道的FPGA实现：

主同步信号(PSS)

特定小区参考信号(CRS)

UE(用户终端)用参考信号(UERS)

物理下行控制信道(PDCCH)

物理下行共享数据信道(PDSCH)

帧结构具有以下固定配置：

20 MHz带宽(100 PRBs)

常规循环前缀

帧结构： TDD

TDD UL/DL配置： 5

特殊子帧配置： 5

Tx天线端口数量： 2个(仅Antenna Port 1用于信道估算与均衡)

不提供下列信道：

辅同步信号(SSS)

物理控制格式指示信道(PHICH)

物理混合ARQ指示信道(PCFICH)

物理广播信道(PBCH)

主同步信号(PSS)仅于子帧1中传输。Cell-ID固定为0。

一旦启用UERS，就会使用两个可能的导频位置(AP 7、8、11、13和AP 9、10、12、14)。 这样一来编码速率就会大于1，无法使用MCS 28。

只能使用PDCCH格式1 (CFI = 1)。 DCI是专用格式，如图1所示。PRB Allocation字段的每个比特代表了4个PRB。 0~28的MCS兼容LTE定义标准。由于不包含HARQ处理功能，所以不支持MCS 29、30、31。 由于目前版本没有反馈信道，因此仅会发射TPC值，而且不会应用于接收机端。

根据此配置产生的资源网格如图2所示。

图1. PDCCH DCI格式

图2. 使用的LTE资源网格

使用的自定义MAC数据包结构如图3所示。PDSCH传输块大小是根据LTE标准进行定义。 主要取决于MCS和PRB Allocation参数。 用户数据字节数(n)取决于PDSCH传输块大小的最小值(因数据包头大小而减小)和payload主机到终端FIFO的按字节填充状态。 剩下的传输块比特由0填充(补零)。

图3: MAC数据包结构

2. FPGA实现概述

这个LTE应用架构是以NI USRP-RIO数据流项目范例模板(NI USRP-RIO Streaming Sample Project Template)为基础，该模板包含了ADC和DAC接口的基本逻辑，可执行必要的RF减损修正、数字上/下变频以及前端装置的配置。 随后用于LTE UE下行接收机和LTE eNB下行发射机的基带物理层处理功能就会独立地连接至数据流项目范例，成为实现实时物理层的基础。 以下部分将详细描述所有这些组件。

图 4为LTE应用架构的架构。 阴影模块代表 FIFO。 蓝色模块代表终端范围的FIFO，绿色模块是直接存储器访问(DMA)FIFO，能够在FPGA和主机之间传输数据。

图4: NI USRP-RIO的LTE应用架构架构

2.1. 下行链路接收机
下行链路接收机的功能分散在五个循环内，如图5所示。ADC对接收到的射频信号进行采样，然后信号通过数字下变频(Digital Downconversion)模块传输，以进行修正和采样率转换。 接著无线帧同步(Radio Frame Synchronization)模块负责LTE帧结构的检测和时序校准。 FFT循环包含FFT变换(FFT Conversion)模块，可将采样点从时域转换至频域。 FFT循环也会根据小区专用参考信号(CRS)与UE专用参考信号(UERS)执行信道估算与均衡。 除此之外，资源逆映射器会从1200个已用的载波中提取频域载波数据。 并且使用物理通道标志来标示载波数据。 标记为PDCCH且经过CRS均衡的QA符号会传输到PDCCH接收机中， 并且解码下行控制信息(DCI)，其中包含了解码物理下行共享信道(PDSCH)所需的必要信息。 PDSCH解码器最后会根据根据接收机的设置，采用CRS或UERS均衡数据来解码用户数据。 以下部分进一步介绍了图5的每个模块。

图5: 下行链路接收机的程序框图

2.1.1. 数字下变频和RF减损修正
LTE应用架构中的数字下变频(Digital Downconversion，DDC)模块和NI USRP-RIO Streaming Project Template的DDC模块很相似。 如图6所示，此模块可修正基频信号中的I/Q减损，从而允许中心频率微调，使得ADC满足LTE标准采样率要求，即30.72 MS/s。DDC可通过主机进行配置。 I/Q失衡修正采用的系数来自于制造过程，并且储存于设备的EEPROM内。 DDC不会根据温度进行调整。

LTE应用架构内的DDC还包含一个直流抑制(DC Suppression)模块，可补偿直流偏置。 该模块采用一个采样点数据块来消除平均直流偏置。

该数据块平均有32,768个采样点，以定点数据类型1.15进行计算。 计算结果会和当前修正值进行比较。 根据比较结果，每次计算平均值后LSB修正值就会增加或减少。绝对 修正值范围为±0.2。

图6: 数字下变频程序框图

2.1.2. 无线帧同步
DDC循环数据可以使用FIFO传输至同步(Synchronization)循环。 这个模块的主要目的在于对齐LTE无线帧的帧头。 此外该模块也可确保仅提供完整的无线帧给后面的处理块。 无线帧同步(Radio Frame Synchronization)模块的组成如图7所示。窄箭头代表控制流，长方形则代表所传输的信息。

同步是通过连续测量自动校正与互相关来实现。 LTE信号包含主同步信号(PSS)，使用两个FIR滤波器计算互相关即可检测到此信号。 该运算在采样率降至1.92 MS/s的情况下执行。 在最高振幅即可检测到峰值。 通过一个校验单元来检查峰值振幅比互相关平均能量高出8倍。 此外，峰值距离必须少于5个采样点。

同时，自动校正会以完整的采样率执行，位于OFDM码元边界。 只要把延迟共轭乘以累积值，即可算出自动校正值。 将该值除以能量值即可得到归一化的值。 如果32个以上的采样点超过特定的阈值，而且距离上一个峰值超过2,160个采样点，就会在最高振幅检测到峰值。

无线帧同步模块的执行另一个功能是测量与补偿载波频率偏置(CFO)。 整数频偏(IFO)估计模块可以比较两项相关性的峰值位置，估算载波频偏(CFO)的整数部分。 所需的频率漂移总量取决于CFO的整数部分和分数部分，这两个部分根据自动校正峰值的相位计算而得。 进行同步时，频率漂移量仅会应用在无线帧的起始部分。 分数部分乘以主机设置的ff_CFO值可避免漂移过多而导致的带噪估算。 也可通过主机将CFO值设为静态值。

连续检测到多个PSS信号并完成IFO估算后，时序校准(Timing Adjustment)模块就会计算无线帧的起始位置。 无线帧校准(Radio Frame Alignment)模块会使用此位置将经过时序校准的整个无线帧传送至后续 FFT循环。 可使用时序高级控制功能来设置采样点的数量，接收机会将该设置值切分为循环前缀。

如果PSS或OFDM峰值丢失，IFO估算(IFO Estimation)模块就会确认采样点的至少一个无线帧无效，这些无效帧不会转发至FFT循环。

图7: 无线帧同步的程序框图

2.1.3. FFT变换
数据会从无线帧同步循环传输至FFT变换循环，所以进行FFT变换之前已经完成同步。 此循环会执行快速傅立叶变换(FFT)，把数据从时域转换成频域，并且会根据LTE资源网格标记采样点，并将采样点分布至信道接收机循环， 如图10所示。

刚开始的时候，Throttle Control模块会连续检查输入采样点FIFO的填充状态，并且在达到所需的最小值时触发Read Strobe。 此过程可确保连续处理每个OFDM码元的采样点数据。 之后，通过确认第一个输入采样点无效来去除采样点的循环前缀。 剩下2,048个采样点会发送至Xilinx FFT。 之后资源映射器就会根据对应的通道来标记采样点，从而生成每个采样点的时序信息和资源网格。 资源映射主要是根据LTE规格所述的固定帧结构配置来实现。 所有后续模块都会结合每个LTE信道的元素使用这个布尔簇来判断采样点是否相关。

FFT输出数据会进入两个并行运行的独立信道估算模块。 第一种信道估算基于CRS。 根据复共轭乘法即可算出信道估算值。 邻近参考码元之间的频域使用线性插值进行计算，如图8所示。 最接近的估算值会复制于码元边缘(零阶保持)。 没有包含CRS序列的OFDM码元必须依赖最后的信道估算(准时的零阶保持；如图9所示)。

图8: 信道估算随频率的变化

图9: 信道估算随时间的变化

第二种信道估算基于UERS。 这些导频信号会在每个物理资源块(PRB)传输，并分匹配给UE的PDSCH地址。 此时我们无从得知PRB分配的相关信息。 因此信道估算会针对每一个PRB进行。 相同的资源元素可使用多个UERS，因此子帧的求平均值会在时域上进行，从而消除其他可能的序列(多用户干扰消除)。 在频域中，线性插值会用于PRB，同时在边缘应用零阶保持。

信道估算值会逐个采样点传送至与数据并行的信道均衡模块。 信道均衡的值使用下列等式得出，其中d为数据采样点，e为信道估算值：

图10: FFT循环的程序框图

2.1.4. PDCCH接收机
PDCCH接收机位于基于CRS的信道均衡的输出端，用于每个子帧的第一个OFDM码元(CFI固定为1)。 接收机负责解码PDCCH信道所提供的UE的下行控制信息(DCI)。 程序框图如图11所示。

就像FFT循环一样，Throttle Control模块控制可确保所有均衡的PDCCH QAM码元会得到连续处理。 LLR逆映射器会把码元转换为软性码元，并且使用特定小区和时序参数进行去交错和解密处理。 完成此阶段之后，DCI信号分离器会根据CCE偏置参数来提取必要的采样点范围，以便解码所有可能的DCI信息位置。 DCI解码器采用Xilinx Viterbi Decoder Core来解码特定软性码元的DCI传输块比特。 接著会传输模块上会计算循环冗余校验(CRC)的校验码。 如果该值匹配所设置的无线网络临时标识(RNTI)，消息就会根据DCI格式进行解译(见图 1)。 如果是无法支持的内容，例如MCS > 28，或是无法用于LTE无线帧内的当前位置，例如特殊子帧的DL分配，则检验模块会验证消息无效。

图11: PDCCH接收机的程序框图

2.1.5. PDSCH接收机
最后一个接收机循环负责对所传送的PDSCH传输块比特(也就是实际的用户负载数据)进行解码。 PDSCH接收机的程序框图如图12所示。

第一个模块可处理两个经过FFT循环信道均衡后进入的FIFO。 根据系统配置可能会使用CRS或UERS均衡的QAM码元。 一接收到来自PDCCH接收机的有效配置，便会从选定的FIFO读取码元。 另一个资源逆映射器会根据已解码的DCI消息的PRB分配将PDSCH QAM码元标记为有效或无效。 LLR逆映射器会把有效码元解读为软性码元。 接著使用小区参数和RNTI对这些软性码元进行解密。 接著会使用Xilinx Turbo Decoder(属于Xilinx LTE UL信道解码器的一部分)来执行PDSCH传输块解码。 来自解码器的硬比特则会使用专用FIFO传输至主机。 另一个FIFO则会把解码状态信息写入主机。

图12: PDSCH接收机的程序框图

2.2. 下行链路发射机
简化的下行链路发射机程序框图如图13所示。

图13: 下行链路发射机程序框图

一旦接收到DAC循环的脉冲，码元开始发生器(Symbol Start Generator)便会针对无线帧中的每个OFDM码元生成脉冲。 接著索引发生器(Index Generator)会针对当前OFDM码元的每个采样点生成时序信息，例如副载波、资源块、OFDM码元和子帧索引。 PDCCH和PDSCH发射器根据系统配置与用户数据使用该信息来生成QAM码元。 脉冲会延迟，直到两个发射器执行结束为止。 之后资源映射器（Resource Mapper）会为类似于接收机链的每个物理信道生成布尔簇。 现在每个信道皆可填充由资源网格生成的QAM码元。 如果当前采样点和该信道无关，则所有信道都必须能够以零填充。 这个行为可使用简易的“或”门逻辑来组合所有信道。

组合所有信道之后，就会插入DC间隔，接著通过IFFT把频域信号转换从时域信号。 信号前缀会附加至IFFT输出端，并且使用FIFO把数据传输至DUC和DAC时钟域。 最后一步就是数字下变频(DUC)，这与NI USRP-RIO数据流项目范例模板所使用的DUC一样， 如图14所示。 此功能会执行数字增益、I/Q失衡修正、频移以及将标准LTE速度(30.72 MS/s)转换成DAC采样率。

图14: 数字上变频程序框图

2.2.1. PDCCH发射器
PDCCH发射器会创建用于PDCCH信道的所有QAM码元。 所包含的模块如图15所示。

一旦接收到码元触发，就会根据主机配置生成DCI消息。 接著执行消息编码并附加CRC。 DCI多路复用器模块会把生成的码元转换为PDCCH信道的正确位置。 接著会对整个信道数据进行加密和交错处理。 将QPSK-Modulation机制应用于码元之后，PDCCH I/Q采样点就会储存在FIFO中，直到通过资源网格生成操作提取出来。

图15: PDCCH发射器程序框图

2.2.2 PDSCH发射器
PDSCH发射器会把主机的用户数据转换成PDSCH信道所需的QAM码元。 这个处理链的程序框图如图16所示。

小型的MAC实现会把专用MAC层头帧添加到每个PDSCH传输块的开头。 剩下的传输块会尽可能使用来自主机FIFO的用户数据进行填充。 必要时还会加入补零位来填满传输块的剩余部分。 PDSCH编码器使用的是Xilinx的LTE DL Channel Encoder。 核心的输出端会根据LTE规格进行加密。 之后再应用QAM调制。 主机的MCS值决定了调制机制。 完成调制之后，PDSCH QAM码元就会进入FIFO并储存在FIFO中，直到被资源网格调用。

图16: PDSCH发射器程序框图

2.3. 时钟考虑
FPGA使用三个主要时钟域： 40MHz、120MHz和192MHz。

配置循环均连接至40MHz时钟域。 配置信息会在执行之前设置好，并在设计的其他地方用作为常数。

所有的LTE基带处理信号都会在192 MHz的时钟速率下运行。 NI USRP-RIO ADC和DAC界面则是在120MHz下运行，此外采样率转换器会创建30.72 MS/s的I/Q数据。 192MHz处理时钟和120MHz数据时钟不会彼此同步，设计时就已经考虑到这两个时钟的差异。在192MHz时钟域中完成的处理操作具有足够的裕量来容许192MHz时钟和120MHz时钟之间的频率差。

下行链路发射机链路使用同步机制来校准基带处理，同时避免在两个时钟域之间传输数据的FIFO下溢或上溢。 120MHz数据时钟用作为绝对时间参考。 每隔10毫秒，120 MHz时钟域就会生成一个触发(针对每一个无线帧)。 这个触发会发送至192MHz处理域，启动新无线帧的创建。 两个时钟域之间的FIFO可确保数字上变频模块保持恒定的数据传输率。

如果用于测试目的，FPGA上有个内部环回FIFO，可绕过RF处理直接将采样点从TX传输至RX进行基带处理。 这个内部环回默认为禁用状态，如有需要可通过主机启用。

3. 主机实现概述

LTE应用架构包含了一个顶层主机VI，用于配置FPGA以及与FPGA交换负载数据。

左上方的指示控件和输入控件均已初始化。 之后就会生成一个会话簇，其中包含所有必要处理的参考信息。 所有While循环在执行期间都会使用这个会话簇来交换数据或访问FPGA资源。 只要按下Stop按钮或出现错误，所有的While循环都会停止运行，会话中的所有处理操作都会关闭。

可能的参数设置请查看项目的文档，只要在LabVIEW Communications中创建一个LTE应用架构例程，即可获得该文档。 主机VI包含了七个主要的独立循环，接下来会逐一说明。

图17: Host Top-Level VI程序框图

4. 结论

LabVIEW Communications LTE应用架构1.0提供了两个在NI SDR硬件上运行的站点之间的实时802.11链路。此应用架构通过利用现有链路和只需修改或添加所需部分，可帮助用户专心于特定领域的研究。

基于LabVIEW的灵活性和该框架的模块化特性，用户可轻松互换设计的某些部分，以便针对未来的无线系统开发新的算法除此之外，由于LabVIEW固有地连接了主机和FPGA，设计还可进行分区，以便充分利用FPGA的并行执行功能和主机的计算性能。

此设计随附的FPGA位文件提供了完整功能，并且可支持有或者无RF的测试模式。 此外，还可以使用外部RF设备，例如NI 5644R矢量信号收发器来仿真干扰现象和各种信道条件。

这个应用架构为无线研究和原型开发提供了丰富的起点。 立即下载LabVIEW Communications评估版： ，开始您的开发。

如有问题， 请发送电子邮件至 [e-mail] 。

5. 缩略词表3GPP 3rd Generation Partnership Projects（第三代合作伙伴项目） 

ADC Analog to digital converter（模数转换器） 
AGC Automatic Gain Control（自动增益控制） 
AP Acess port（无线访问节点） 
BLER Block error rate(块误码率) 
CFI Control format indicator（控制格式指示） 
CFO Carrier frequency offset（载波频率偏置） 
CRC Cyclic Redundancy Check（循环冗余校验码） 
CRS Cell specific reference signals（小区专用参考信号） 
DAC Digital to analog converter（数模转换器） 
DC Direct current（直流） 
DCI Downlink control information（下行控制信息） 
DDC Digital down conversion（数字下变频） 
DL Downlink（下行链路） 
DMA Direct memory access（直接内存访问） 
DUC Digital up conversion（数字上变频） 
EEPROM Electrically erasable programmable read only memory（电可擦写可编程只读存储器） 
FFT fast Fourier transform（快速傅立叶变换） 
FIFO First In First Out（先进先出） 
FIR Finite impulse response（有限冲激响应） 
FPGA Field Programmable Gate Arrays（现场可编程门阵列） 
HARQ Hybrid automatic repeat request（混合自动重传请求） 
IFFT Inverse Fast Fourier Transform（快速傅立叶逆变换） 
IFO Integer frequency offset（整数频偏） 
I/Q In phase / quadrature（同相/正交） 
LLR Log-likelihood ratio（对数似然比） 
LSB Least significant bit（最低有效位） 
LTE Long term evolution（长期演进） 
MAC Medium access control layer（媒体访问控制层） 
MCS Modulation and Coding Scheme（调制和编码机制） 
MSB Most significant bit（最高有效位） 
OFDM Orthogonal Frequency Division Multiplexing（正交频分复用） 
PBCH Physical broadcast channel（物理广播信道） 
PCFICH Physical control format indicator channel（物理控制格式指示信道） 
PDCCH Physical downlink control channel（物理下行控制信道） 
PDSCH Physical downlink shared channel（物理下行共享信道） 
PHICH Physical hybrid-ARQ indicator channel（物理混合ARQ指示信道） 
PHY Physical Layer（物理层） 
PRB Physical resource block（物理资源块） 
PSS Primary synchronization signal（主同步信号） 
QAM Quadrature Amplitude Modulation（正交振幅调制） 
QPSK Quadrature phase-shift keying（正交相移键控） 
RF Radio frequency（射频） 
RIO Reconfigurable input / ouput（可重配置输入输出） 
RNTI Radio network temporary identifier（无线网络临时标识） 
RX Receive（接收） 
SDR Software defined radio（软件无线电） 
SSS Secondary synchronization signal（辅同步信号） 
TB Transport block（传输块） 
TDD Time division duplex（时分双工） 
TPC Transmit power control（发射功率控制） 
TX Transmit（发射） 
UDP User Datagram Protocol（用户数据报协议） 
UE User equipment（用户终端） 
UERS UEspecific reference signals（UE专用参考信号） 
UL Uplink（上行链路） 
USRP Universal software radio peripheral（通用软件无线电外设）

6. 下一步

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