16进制计数器设计方案汇总（四种电路设计原理图及仿真程序分享）

本文为大家介绍四个16进制计数器设计方案。

16进制计数器设计方案一：16进制同步加法计数器

设计要求

（1）利用触发器和逻辑门电路，实现从0-15的加法进制

（2）利用触发器和逻辑门电路，实现串行序列发生器的设计（信号序列为00010011）。

状态图

设计的逻辑电路图

16进制同步加法计数器电路图

16进制计数器设计方案二：用Verilog HDL设计2位16进制计数器

用Verilog HDL设计2位16进制计数器，由DE2的KEY0输入计数值，在HEX1，HEX0上显示计数值。

程序代码

DE2按键电路图

16进制计数器设计方案三：用触发器设计16进制计数器

首先是将每个D触发器的P端与D端相连，构成T触发器，然后连接电路，计数器的计数脉冲输入端为CP，全部清0端为R，全部置1端为S，输出端由低位到高为分别为Q0、Q1、Q2、Q3。电路图如下。

仿真波形

CP输入单位时间脉冲，R在第一个时钟脉冲置0，在以后的周期内都置高电平1，S在所有的时钟周期内都置1，然后仿真。其仿真波形截图如下图。

16进制计数器设计方案四：VHDL十六进制计数器

VHDL程序

实验 QuarterII原理图

实验过程

1、用Quartus II 7.2 打开已经写好的程序，编译，建立仿真文件，进行仿真。

2、打开计算机和EP2C5实验箱，用串口线连接好，打开电源。

3、为输入输出分配好引脚：CLK5对应 PIN 145 RST 对应 PIN 43

SEG_SEL［2 to 0］对应 PIN 141 142 143

SEG_DATA［7 to 0］对应PIN 144 12 11 10 8 6 5 3 LED［7 to 0］对应PIN 34 33 31 30 15 14 13

4、添加硬件，点击start；观察实验现象；

仿真波形

仿真分析：TEMP在时钟上升沿处计数，SEG_DATA［7 to 0］，LED［7 to 0］显示对应 TEMP 的值：图中TEMP=0;SEG_DATA［7 to 0］=00111111；LED［7 to 0］=00000001；

引脚分配图