FPGA/ASIC技术
简单说,一句话:使用 AXI STREAM FIFO,设置双时钟。
我是如何想到的: 解决异步时钟数据传输问题首选FIFO,而正好有一个AXI STREAM FIFO的 IP组件可以用,。
IP核的全称是: AXI4-STREAM FIFO
设置注意事项:一定要选择异步时钟,也就是双时钟,如下:
关于其他配置: TLAST 一般要选择的,作为边界界定。其他可以不选。深度不必太深,因为只起到穿越时钟区域的作用。
实例:
箭头处就是两个时钟M_AXIS_ACLK 是上游时钟,S_AXIS_ACLK是视频部分的时钟,比方我们用VGA 640*480的,时钟为25M。
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