电子常识
数字电路中,数字电平从低电平(数字“0”)变为高电平(数字“1”)的那一瞬间叫作上升沿。上升沿触发是当信号有上升沿时的开关动作,当电位由低变高而触发输出变化的就叫上升沿触发。也就是当测到的信号电位是从低到高也就是上升时就触发,叫做上升沿触发。
在Verilog HDL等硬件描述语言中,最常用的两种事件分为电平触发和边沿触发,其中边沿触发即包括上升沿触发、下降沿触发。上升沿触发的写法是在符号“@“之后加上”posedge 信号名”,其中“posedge”表示信号的上升沿。
也叫正边沿触发,由六个与非门组成,能实现边沿触发的主要原因是有二条反馈线。
根据电路图作如下分析:
1)CP=0时,由于G3、G4门封锁,触发器状态不可能改变。
2)在CP=1期间、CP上升沿及CP下降沿时用表加以说明。
可见,触发器在CP脉冲作用后的次态与D信号相同,即:
。在CP=1期间,有维持和阻塞作用,使触发器接收信号和状态翻转稳定可靠。
上升沿触发的D触发器逻辑符号,请注意它与电平触发器的区别。
⑴ 输入信号建立时间tset。它表示D信号应比CP早到的时间,从图可见,该时间为:
。
⑵ 输入信号保持时间th。它表示CP上升沿到达后,D信号应保留的时间。由图可见,该时间为:
。
⑶ 触发器翻转时间tpLH或tpHL。从CP脉冲上升沿到达到Q端由低电平变为高电平之间时间:
,Q由高到低时间:
。
⑷ CP脉冲的高低电平时间tCPL,tCPH,
。
为此,CP脉冲的最高工作频率为:
。
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