关于怎样为定时应用选择合适的采用PLL的振荡器解析

十几年前，频率控制行业推出了基于锁相环（PLL）的振荡器，这是一项开拓性创新技术，采用了传统晶体振荡器（XO）所没有的多项特性。凭借内部时钟合成器IC技术，基于PLL的XO可编程来支持更宽广的频率范围。这一突破消除了为在特定频率实现共振而切割和加工石英所需的材料加工工艺步骤。这一创 新也使得对基于PLL的XO进行频率编程成为可能并且实现极短交货周期。

鉴于传统振荡器交货周期可能接近14周或更长，许多硬件设计人员渴 望利用可编程振荡器获得显著的交货周期优势。不幸的是，严重的问题发生了。一些已经从传统XO迁移到基于PLL的XO的设计陷入了关联抖动 （jitter-related）问题之中，这会引起关联应用（application-related）失效，涉及范围从通信链路中的超高位错误率到无 法工作的SoC和处理器。这些问题迫使许多IC供应商规定：基于PLL的振荡器不能和他们的器件配合使用。这种形势的变化使得想通过基于PLL的振荡器获 得频率灵活性和短交付周期优势的硬件工程师面临挑战。

为什么会出现这种情况？其原因在于来自不同供应商的PLL技术差异极大。不合格的 PLL设计导致过多的振荡器相位噪声和抖动峰值，如图1中左侧画面所示。这个特定的基于PLL的XO在12kHz-20MHz带宽上的相位抖动为 150ps RMS。这种性能水平使它不适合为高速PHY提供时钟，高速PHY通常需要《1ps RMS 抖动的参考时钟。XO的周期抖动在图1右侧图片中有显示。这种双峰周期抖动可能是一个出现PLL稳定性问题的信号，PLL稳定性能够对使用这个XO的 SoC产生有害的性能影响。与可编程振荡器展现抖动峰值有关的第二个领域是级联PLL。当这样一个基于PLL的振荡器被连接到一个后续电路中带有PLL的 IC上时，抖动可能会增加。

图1–不合格的基于PLL的XO设计导致过多的相位噪声和周期抖动

好消息是并非所有的PLL，确切的说不是所有基于PLL的振荡器，都是一样的。通过特有的PLL设计技术，可编程振荡器能够提供可媲美一流石英振荡器的抖动 性能，同时克服级联PLL带来的问题。这些高性能的基于PLL的振荡器能够用于处理器/SoC时钟，以及高速串行器、PHY和FPGA时钟。

开发人员可以使用三个简单的标准来评价基于PLL的XO能否被用于给定的应用。

抖 动生成—在级联的PLL应用（例如FPGA和PHY时钟），XO参考时钟抖动与FPGA/PHY内部PLL抖动相混合。采用低抖动XO参考时钟（例 如《《1ps RMS相位抖动）可以最大化可容许的FPGA/PHY内部PLL所产生的抖动值，最大化整体设计的抖动余量。

抖动峰值—当第一级和第二级PLL的环路带宽相同时，级联PLL存在过大抖动的风险。这种风险很容易通过使用一个具有相对较低内部PLL带宽的基于PLL的 振荡器进行缓解。PLL应当得到很好的抑制，以确保不超过1%的峰值（《0.1db），如图2所示。通用soc》1MHz。使用具有低抖动峰 值和极低内部带宽的基于PLL的振荡器确保它的峰值不会与下游PLL的带宽重叠。这种架构使得第二级PLL容易的跟踪第一级PLL的变化，同时维持可接受 的环路稳定性和相位余量。

图2-基于PLL的抖动跟踪和过滤有助于减轻抖动峰值

相位噪声—怎样才能知道基于PLL的振荡器是否适合你的应用呢？使用示波器较容易观察振荡器的周期抖动。使用频谱分析仪进行振荡器相位噪声测量。如果你没有 频谱分析仪，联系你的频率控制供应商进行相位噪声测量。相位噪声能够通过应用所需的相关抖动合成带宽，直接从相位噪声图表中计算出来。相位噪声图表也能显 示参考时钟的杂散性能。叠加在相位抖动上杂散信号能够容易的进行测量，以确保应用需求得到满足。相位噪声图表也显示内部PLL的任何峰值影响。过阻尼的 PLL将展现出低峰值。

Silicon Labs提供了一个易于使用的在线抖动计算器，能够把相位噪声转换为抖动。只需要简单的输入载波频率和与其相关的相位噪声特征数据，工具就能计算出时钟的最终相位抖动、周期抖动和周期间抖动。基于Web的工具在Silicon Labs网站即可获得。

总之，当今的可编程振荡器提供了卓越的频率灵活性、短期、可靠的交货周期。然而，来自不同供应商的可编程振荡器所提供的PLL性能差异可能相当大。对于包括 FPGA收发器和以太网PHY时钟在内的高性能应用来说，可编程振荡器能够容易的通过对比数据手册规范中的抖动参数进行评估。

在由振荡器驱 动的带有内部PLL的ASIC、SoC、FPGA或PHY应用中，重要的是确保参考振荡器和SoC的组合不要产生抖动峰值。抖动峰值通常不会列在振荡器数 据手册中。一个简单的解决方法是进行振荡器的相位噪声测量。这个相位噪声分布将显示对内部PLL的任何峰值影响，并且能够容易的转换成等效的时钟抖动性 能。