3D NAND的发展方向是500到1000层

芯片行业正在努力在未来几年内将 3D NAND 闪存的堆栈高度提高四倍，从 200 层增加到 800 层或更多，利用额外的容量将有助于满足对各种类型内存的无休止需求。

这些额外的层将带来新的可靠性问题和一系列增量可靠性挑战，但近十年来，NAND 闪存行业一直在稳步增加堆栈高度。2015 年，东芝宣布推出首个使用硅通孔的 16 芯片堆栈。这实现了更高的带宽、更低的延迟和更快的 I/O，同时也为堆叠其他类型的内存和逻辑芯片铺平了道路。

“最初，NAND 是水平扩展的，” Lam Research蚀刻生产力和设备情报副总裁 Tae Won Kim 表示。“但十多年前，制造商意识到横向扩展本身并不具有成本效益，因此他们转向了垂直扩展。”

堆叠芯片为显著提高密度和加快数据访问速度打开了大门。ACM Research 总经理 Mohan Bhan 表示：“3D NAND 的发展方向是 500 到 1,000 层。但实现这么多层并非仅仅靠做更多我们一直在做的事情就能实现。”

主要的传统处理问题与高纵横比 (HAR) 蚀刻和沉积有关，以确保所有这些层中的字符串一致且无空隙。由于多晶硅通道的总电阻增加，通道高度也对读取电流构成挑战。因此，一些开发人员正在转向使用混合键合的双晶圆解决方案，但这些改进只能到此为止。

Brewer Science业务发展经理 Daniel Soden 表示：“尽管尖端制造商始终致力于增加层数，但层的额外扩展/堆叠受到蚀刻预算和图案化挑战等因素的限制。”

但最快的方法（或许是唯一的方法）是串堆叠。

更多的比特

业界确实有办法在不增加更多层的情况下增加内存容量。“NAND 制造商不仅可以垂直扩展，还可以横向和逻辑扩展，”Lam 的 Kim 说。

逻辑缩放会增加单个闪存单元中存储的位数，而横向缩放会减小单元之间的间距。此外，研究人员正在尝试将列一分为二，使单元总数增加一倍。各种想法都在发挥作用，但效果将是降低间距并在相同区域存储更多数据。“缩放这种电荷陷阱架构的间距是提高设备上的电容器密度的好方法，而无需进一步增加层数，”Brewer 的 Soden 说。

另一个容量提升涉及将更多数据打包到单个单元中。在一个单元中存储多个位并不是一个新想法。各公司正在推出每单元两位的多层单元 (MLC)、三层单元 (TLC) 和四层单元 (QLC)。开发人员现在正在接近每单元五层（五层单元或 PLC）。管理如此微小的电荷状态差异（31 个级别加上空）的算法可能会更复杂，纠错也是如此，因此性能可能会受到影响。

目前，PLC 的实现方式以及陷阱氧化物的成分尚不明确，一些研究表明，浮栅可能成为更好的 PLC 单元。甚至有人在研究六级单元 (HLC)，每个单元存储六位。然而，这仍在研究中。

SK 海力士有一种方法可以将存储单元分成两个三比特单元，总共六比特。七比特存储单元已经在低温下进行测试，以降低噪音并提高读取保真度。

保持层均匀

堆叠 3D NAND 的基本优势在于，只需一个光刻步骤即可获得数百层，从而对所有层进行图案化。缺点是钻孔变得更加困难，尤其是当高纵横比接近 100:1 时。

让每层变薄似乎有利于增加层数，而不会使堆栈太高。“层厚度在 150 到 100 埃的范围内，”Bhan 说。但字线层的变薄会使它们的电阻更大，从而损害性能。一些研究人员正在探索用电阻更低的钌或钼代替钨金属。但对于产品开发来说，层厚度目前保持不变。

挑战不仅仅在于蚀刻。在保持良好平面度的同时添加额外的层也更加困难。以前可以原谅的小错误现在会累积起来，在更高的堆栈顶部变得太大而无法忽略。

堆栈最初由交替的 SiO 2和 S 3 iN 4层组成，但氮化物最终将被移除并由栅极金属代替。在每一代中，随着堆栈的增长，重点仍然是保持各层尽可能均匀。可以容忍轻微的错误，但随着堆栈的增长，这些错误往往会成倍增加，这意味着每一代都必须更加努力地提高平面度。

图 1：3D NAND 堆栈的平面性和均匀性较差。

资料来源：ACM Research

在沉积过程中旋转晶圆是 ACM Research 用来提高平面度的一项技术。随着沉积的进行，该公司的设备会定期抬起晶圆并将其旋转 180°，就像足球队每节改变方向一样。“沉积过程中对晶圆旋转的要求以及整个过程的均匀性将非常重要，”Bhan 说。

为此，旋转卡盘将晶圆从压板上抬起，将其转动并放回原位。压板被加热，因此必须快速旋转以保持晶圆温度。但由于压板是固定的，因此晶圆在沉积过程中无法连续（缓慢）转动。“我们 [定期] 旋转晶圆以确保沉积更均匀，”Bhan 解释说。“我们已经取得了相当大的进展，将均匀度控制在 1% 以内。”

该公司还控制沉积压力，以补偿 Si 3 N 4中的拉应力和 SiO 2中的压应力。

堆叠问题

随着堆叠层数的增加，潜在问题也随之增加。“堆叠高度越高，物理和热应力就越大，这会给光刻和其他下游工艺带来更多挑战，”Brewer 公司的 Soden 指出。

这在蚀刻过程中尤为明显。原本应该是笔直、均匀的柱状物，却可能因不同层上的横向蚀刻速率不同、顶部和底部之间的临界尺寸不同、蚀刻不完全，甚至柱状物偏离中心而变形。

图 2：随着堆栈越来越高，蚀刻通道孔也会遇到越来越多的挑战。资料来源：ACM Research

蚀刻工艺必须极其均匀，并且必须权衡利弊，以确保生产率不受影响。“如果我们真的想同时实现纵向和横向微缩，我们不仅要提高蚀刻速率，还要改善轮廓控制，”Lam 的 Kim 说。

有效的蚀刻要求定义堆叠顶部图案的硬掩模保持良好的保真度。“正在研究更强大的图案转移解决方案，例如更厚的硬掩模和更内在抗性的材料，”Soden 说。目前使用的主要材料称为α碳（一种无定形碳），它非常坚硬。它通过化学气相沉积 (CVD) 沉积而成。” Brewer Science 推出了一种它认为同样有效的材料，但它可以旋转，从而简化了流程。

“这种 [α-碳] 的密度和硬度是其强项，可与钻石媲美，并且非常适合蚀刻工艺，”Soden 说道。“用旋涂材料取代这种材料和工艺可以带来额外的灵活性、更高的产量、更好的间隙填充和其他特性，这些特性可以惠及我们行业的各种设备和领域。”

一旦蚀刻了柱子，就必须对其进行清洁和干燥，这也变得更加困难。“一旦你完成了 HAR 蚀刻，让柱子落到底部，就会有残留物，”ACM Research 首席技术专家 Sally-Ann Henry 说道。“问题是，柱子的纵横比非常深。我们的 [超声波解决方案] 可以帮助将液体注入柱子，但如何将液体排出呢？你可能可以将水注入和排出，但干燥是一个大问题。”

改进这些步骤的技术包括使用超声波搅拌将清洁材料推入柱的每个角落，以及使用超临界 CO 2在清洁后将其干燥。CO 2的超临界阶段发生在高温和高压下，使材料具有气体和液体的性质。为了辅助，异丙醇既可以帮助在清洁前稳定图案，又可以帮助在清洁完成后冲洗腔室。

单晶通道

完全构建并填充后，每个阵列柱形成所谓的 Macaroni 结构：同心排列，外部由陷阱氧化物组成，然后是通道材料，中间是惰性填充氧化物。陷阱氧化物是每个单元的电荷存储位置。通道成为位线或串，将电流一直传送到位线触点。填充部分的目的只是使通道变窄，从而改善栅极控制。

图 3：3D NAND 的 Macaroni 结构。电荷存储在陷阱氧化物中，通道形成位线。填充物的作用只是缩小通道以改善栅极控制。来源：Bryon Moyer/Semiconductor Engineering

通道本身通常是多晶硅，由于沿柱状结构存在许多晶粒边界，因此具有一定的电阻性。尽管对于当前几代闪存来说，这种方法效果很好，但随着堆栈越来越高，维持读取电流直至接触点变得越来越困难。出于这个原因，一些公司想出了生成单晶通道的方法。一种方法是从底部向上生长硅。另一种方法是从顶部结晶多晶硅。

应用材料公司指出，之前曾尝试使用选择性外延生长来创建单晶通道。但为了在加工过程中保护 CMOS 热预算，生长温度为 810°C，导致生长速度太慢，无法进行批量生产。该公司可以在 900 至 1,100°C 的温度下实现超过 400nm/min 的生长速度。虽然这可能会给传统的 3D NAND 加工带来问题，但一项新提出的技术可以实现这一点——在不同的晶圆上构建存储单元和逻辑并将它们混合键合在一起。

一种称为 CMOS 下方（或下方）阵列（或 CBA/CUA）的配置将单元阵列放置在一个晶圆上，将其余的 CMOS 电路放置在另一个晶圆上。两者使用混合键合结合在一起。由于键合的面对面性质，阵列和阶梯现在颠倒过来，并且接触可以短得多，这本身就是一个好处。

图 4：CMOS 阵列配置。单元结构构建在一个晶圆上，倒置，然后混合键合到包含 CMOS 电路的晶圆上，缩短连接并允许阵列晶圆采用更高温度的工艺步骤。来源：Bryon Moyer/Semiconductor Engineering

但就外延生长而言，这允许阵列晶圆在高于 CMOS 所能承受的温度下生长外延，从而提供一种制造单晶通道的方法。然而，由此产生的一个变化是，由于通道占据了圆柱体的整个中部，填充氧化物消失了。这导致栅极控制减少，这是一个代价。改进的单晶通道性能需要产生更大的积极影响，才能使这种权衡值得。

双晶圆技术的成本也高得多。但它是独立于外延生长技术开发的，以便腾出阵列用于任何其他不利于 CMOS 的工艺。同样数量的闪存芯片也需要两倍的晶圆。这涉及到成本、晶圆需求和环境问题。

对于此应用，阵列载体晶圆中的硅不会被消耗。所有有用的层都沉积在该晶圆的顶部。将两个晶圆粘合后，典型的方法是研磨或蚀刻掉载体晶圆，这会浪费硅并增加成本。目前正在努力研究哪种技术可以修复回收晶圆的表面，使其与新晶圆一样有效。

自上而下的方法

创建这种通道的另一种方法不需要两个晶圆。相反，通道中填充多晶硅，就像传统做法一样。然而，在退火之前，镍硅化物会沉积在通道上。在退火过程中，该硅化物会从顶部向下浮动，沿途催化结晶。当它到达底部时，其上方的所有东西都是单晶。硅化物仍位于底部，但位线触点位于顶部，因此不会造成问题（假设它保持在原位）。

图 5：使用镍硅化物结晶通道。退火过程中，材料沿通道向下迁移，沿途结晶多晶硅。来源：Bryon Moyer/半导体工程

堆叠并重复

最后增加层数可以在一定程度上扭转处理越来越深的孔洞所取得的缓慢进展，无论是从物理上还是从地缘政治上。上面讨论的改进有助于提高容量，但只能提高到一定程度。

“随着层数达到 250 以上，这些解决方案可能已接近极限，”Soden 指出。“正在实施分步方法，将图案和蚀刻处理分解为不同的模块，以减少极端 HAR 蚀刻，在层之间引入裸硅并通过通孔方法进行连接。”

有时也被称为串堆叠，其理念是构建一组可管理的层，而不是试图使该堆叠更高，只需将堆叠彼此复制，并在每层堆叠之间添加一层硅即可。结果可以组合更多层，而不会出现所有扩展的 HAR 问题。“这种解决方案是推动许多公司长期推进多达 1,000 层的原因，”Soden 说。

图 6：串堆叠。每组层都独立地经过正常过程。堆叠独立的串可以实现更多层，而无需在一个步骤中处理整个堆栈。代价是需要多个步骤。来源：Bryon Moyer/Semiconductor Engineering

工程解决方案是，人们可以得到 1,000 层，而不必将它们一起处理。相反，人们可以处理 250 层，然后堆叠四个模块，中间插入硅层。代价是需要四个光刻步骤，而不是一个，但这可能是一个合适的权衡。似乎没有人讨论尝试以老式的方式处理 1,000 层。

这并不像听起来那么简单，因为第二层将放在第一层之上，而不是放在一块平坦的晶圆上。第三层必须在第二层上积累的任何不规则之处上工作。很可能每一层都需要单独的开发工作来确保足够的平面度。

另一个挑战是，每层中的串必须以某种方式连接起来才能形成一个长串。简单的答案是在硅隔离层中放置一个通孔，但将每一层与前一层精确对齐并不明显——尤其是因为硅层会阻挡下面的列的可见性。

从地缘政治角度来看，出口规则限制堆叠层数超过 128 层。因此，受这些限制的国家只需堆叠 128 层模块即可绕过这一限制。例如，如果长江存储（该公司是首家推出串式堆叠产品的公司）要实现 1,000 层，它很可能会使用 10 个 100 层的堆叠来实现这一目标。

解决这一问题需要几年时间

NAND 闪存改进涉及许多活动部件。改进 HAR 处理的努力将继续，但这并不是最大的收获。理论上，PLC 技术可立即提高 25% 的容量。单元架构的改变和间距的减小可以带来更多帮助。

最大的变化是转向双晶圆解决方案和堆叠串的重大架构转变。它们可以与其他容量提升一起出现。采用这两种技术的产品目前都有，尽管不是 1,000 层。降低 CBA 成本是实现普及的必要条件，而且需要努力扩展堆叠层的数量。

目前主流配置究竟是什么样子还不清楚，但无论如何，更大容量的 NAND 闪存芯片将满足业界对于存储的无尽需求。