TPS707xx 系列器件旨在为需要双输出电压稳压器的 TI DSP、处理器电源、ASIC、FPGA 和数字应用提供完整的电源管理解决方案。时序控制功能易于编程,使该系列成为任何具有电源时序要求的 TI DSP 应用的理想选择。精度、快速瞬态响应、SVS 监控电路(上电复位)、手动复位输入和使能功能等差异化功能提供了完整的系统解决方案。
TPS707xx 系列稳压器提供极低的压差 (LDO) 电压和双输出,具有上电顺序控制功能,主要为 DSP 应用而设计。这些器件具有极低的噪声输出性能,无需使用任何额外的滤波器旁路电容器,并且设计为具有快速瞬态响应,并在使用 10μF 低 ESR 电容器时保持稳定。
TPS70751具有 3.3 V/1.8 V 的固定电压,稳压器 1 可支持高达 250 mA 的电流,稳压器 2 可支持高达 125 mA 的电流。单独的电压输入允许设计人员配置电源。
*附件:TPS70751-EP 数据表.pdf
由于 PMOS 器件充当低阻值电阻器,因此压差非常低(稳压器 1 上通常为 83 mV),并且与输出电流成正比。此外,由于 PMOS 传输元件是电压驱动器件,因此静态电流非常低,并且与输出负载无关(在整个输出电流范围内最大为 230 μA)。该 LDO 系列还具有休眠模式;向 EN(使能)施加高信号会关断两个稳压器,从而将 T 时的输入电流降低到 1 μA J = 25°C 的
当使能 (EN) 引脚连接到低电平输入电压时,该器件使能。两个稳压器的输出电压在 V 处感应感官1和 V感官2pins。
sequence (SEQ) 引脚的 input 信号控制两个稳压器的上电顺序。当设备启用且 SEQ 被拉高或保持打开状态时,V输出 2首先打开 V,然后打开 V输出 1保持关闭状态,直到 V输出 2达到其稳压输出电压的约 83%。当时,V输出 1处于打开状态。如果 V输出 2拉至 83% 以下(即过载情况),V输出 1已关闭。将 SEQ 拉低将反转上电顺序,V输出 1首先打开。SEQ 连接到内部上拉电流源。
对于每个稳压器,都有一个内部放电晶体管,用于在稳压器关闭(禁用)时对输出电容器放电。
电源正常 (PG1) 引脚报告 V 时的电压条件 输出 1 .Power good 可用于为稳压器 1 提供的电路实现 SVS。
TPS70751具有 RESET(SVS、POR 或上电复位)功能。RESET 输出在欠压情况下启动 DSP 系统和相关数字应用中的复位。RESET 表示 V 的状态输出 2以及两个手动复位 (MR1 和 MR2) 引脚。当 V输出 2达到其稳压的 95%,并且 MR1 和 MR2 处于逻辑高电平状态,则 RESET 在 120 ms 延迟后进入高阻抗状态。当 V 时,RESET 进入逻辑低电平状态输出 2稳压输出电压被拉至其稳压电压的 95% 以下(即过载情况)。监视 V 输出 1 ,则 PG1 输出可以连接到 MR1 或 MR2。
该器件具有欠压锁定 (UVLO) 电路,可防止内部稳压器在 VIN1 系列达到 2.5 V。
特性
参数
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