深亚微米 BiCMOS[B] 芯片与制程剖面结构

1  深亚微米 BiCMOS[B] 技术 

器件进入深亚微米特征尺寸，为了抑制 MOS 穿通电流和减小短沟道效应，深亚微米制造工艺提出如下严格的要求：

（1）高质量栅氧化膜。栅氧化膜厚度按比例减薄后，要求低的缺陷密度，好的抗杂质扩散，具有低的界面态密度和固定电荷的 Si/SiO2 界面。

（2）可控并重复的沟道掺杂。达到调整阈值电压和抑制穿通。

（3）源漏结深更浅。高掺杂区具有良好的晶格完整性。

（4）优良的 PN 结构。高的表面浓度，低的接触薄层电阻以及很少的结漏电流。

（5）精细的 LDD 结构。重掺杂 N+ 或 P+ 区注入杂质不在栅下面发生横向扩散，达到提高源漏穿通电压和减少高电场引入的热载流子注入。

此外，在重掺杂硅衬底 P+-Si <100> 上生长厚度为 1～2 μm 的高质量 P- 型外延膜，获得一个稳定的可重复的表面，晶圆具有均匀的膜厚度，精确掺杂的外延膜，优良的晶格完整性，达到深亚微米集成电路对硅衬材料的要求。

在具有 BLN+ 埋层的硅衬底上淀积外延层。厚度由纵向 NPN 管埋层向上扩散所决定[1]，该厚度决定硅表面与 BLN+ 埋层之间的距离。外延层厚度的变化直接反映了距离的变化。器件参数受到外延层厚度的影响：双极型 BUCEO 和 BUCES ，集电极串联电阻、Early 电压、NMOS 的快反响电压、NMOS 和 PMOS 的击穿电压 BUDS，这些参数都随外延厚度的增大而增大。外延层的掺杂浓度由横向器件所决定。掺杂浓度升高时，发生 BUnpn，BUpnp 以及 BUSDP 都下降。因此，要选择合适的电阻率的外延层。其掺杂浓度使得双极，CMOS 参数均达到电路的要求。

本文提出，为了直观显示出双极型与 Twin-Well CMOS 器件兼容集成的深亚微米 BiCMOS[B] 结构，应用芯片结构技术[2-4]，得到芯片剖面结构，并利用计算机和它所提供的软件，描绘出制程中芯片表面﹑内部器件以及互连的形成过程和结构的变化的示意图。

2  芯片剖面结构

应用芯片结构技术[1-3]，使用计算机和它所提供的软件，可以得到深亚微米 BiCMOS[B] 芯片典型剖面结构。首先由设计人员在电路中找出各种典型元器件： PMOS， NMOS， NPN （纵向），PNP （纵向），Poly 电阻以及 PNP（横向）。然后由制造人员对这些元器件进行剖面结构设计，选取剖面结构各层统一适当的尺寸和不同的标识，表示制程中各工艺完成后的层次，设计得到可以互相拼接得很好的各元器件结构（或在元器件结构库中选取），分别如图 1 [A]﹑[B]﹑[C]﹑ [D]﹑[E] 以及 [F]等所示（不要把它们看作连接在一起）。最后把各元器件结构依一定方式排列并拼接起来，构成芯片剖面结构，图 1-1A 为其示意图。以该结构为基础，引入 Cf 场区电容和 Poly 电阻，得到如图 1-1B 结构。如果引入不同于图 1-1 中的单个或多个元器件结构或对其中元器件结构进行改变，则可得到多种不同结构。选用其中与设计电路相联系的一种结构。本文仅介绍图 1-A 技术。

表 1 中的参数：P- 型外延层厚度为 TP-EPI，深磷区（DN）结深/薄层电阻为 XjDN/RSDN，NP 结深/薄层电阻为 XjN+/RSN+，P+ 结深/薄层电阻为 XjP+/RSP+，基区结深/薄层电阻为 XjPb/RSPb，埋层结深/薄层电阻为 XjBL/RSBL，其它参数符号与通常表示相同。

3  工艺技术

电路采用 0.25 μm（CMOS）/ 1～2 μm（双极型）设计规则，使用深亚微米 BiCMOS[B] 制造技术。表 1 示出该电路主要元器件﹑制造技术以及主要参数。它以双极型制程及其所制得的元器件为基础，并对其中芯片结构和制造工艺进行改变，以制得 Twin-Well CMOS 器件的相容技术，最终在同一硅衬底上形成如表所示的 IC 中主要元器件，并使之互连。该电路或各层版图己变换为缩小的各层平面和剖面结构图形的 IC 芯片。如果表中所得到的各种参数都达到规范值，并都适合于所设计电路的要求，则电路芯片功能和电气性能都能达到设计指标。

为实现深亚米 BiCMOS[B] 技术，对双极型制造工艺作如下的改变。

（1）在形成 BLN+ 埋层﹑BLP+ 埋层和 P 型薄层外延后，引入 11B+﹑31P+ 注入并推进，分别生成与埋层相接的逆向 Twin-Well，形成双极型隔离。引入场区注入，硅局部氧化，形成 CMOS 隔离。

（2）在基区推进后，引入防穿通和沟道注入，栅氧化和腐蚀埋孔（形成双极型 E 区工艺之一）以及 Poly 淀积并轻掺杂，刻蚀形成深亚微米 CMOS 硅栅， NLDD/PLDD 注入，Si3N4 淀积，刻蚀形成侧墙结构。

（3）75As+ 和低能量 11B+ 注入，分别生成 N+SN-和 P+SP- 区，溅射 Ti 分别形成 TiSi2/N+SN-区，TiSi2/P+SP- 区，E（N+Poly 或 P+Poly 扩散形成EN+ 区或 EP+ 区）/C 掺杂区和基区接触同时，引入形成源漏掺杂区。上述引入这些基本工艺，使双极型芯片结构和制程都发生了明显的变化。工艺完成后，以制得 PMOS [A] 与 NMOS[B] 和纵向 NPN [C] 与纵向 PNP[D] 以及 Poly 电阻 [E]与横向 PNP[F] 等，并用深亚米 BiCMOS[B] 来表示。

制程完成后芯片剖面结构示意图如图 1 所示。与亚微米 BiCMOS[B][4] 相比，主要不同的是：（1）采用 P-epi/P+ -Si <100> 作为硅衬底。（2）逆向双阱。（3）栅特征尺寸为 0.25μm。（4）使用 TiSi2和钨塞。（5）采用 N 型和 P 型掺杂 Poly 扩散形成发射区。

深亚米 BiCMOS[B] 电路电气性能/合格率与制造各种参数密切相关，确定用于芯片制造的基本参数，如表 1 所示。芯片制程工艺中，一方面要确保工艺参数，电学参数都达到规范值，另一方面批量生产中要确保电路具有高成品率，高性能以及高可靠性。根据电路电气特性的指标，提出对各种参数：（1）工艺参数，（2）电学参数以及（3）硅衬底电阻率/外延层厚度及其电阻率等要求。为此，芯片制造工艺中，由各工步所组成的工序来实现，并制定出各工序具体的工艺条件，以保证达到所要求的各种参数的规范值。

制程中各次光刻工序所用掩模由下面制程剖面结构图 2 中可以看出，需要进行 21 次光刻。对准曝光是光刻工艺中最关键的工序。由于要进行 21 次光刻，所以对于光刻，不但要求有高的图形分辨率，同时还要求具有良好的图形套准精度。光刻对准曝光要严格对准﹑套准，并使之在确定的误差以内。

4  工艺制程

由工艺规范确定的各个基本工序﹑相互关联以及将其按一定顺序组合，构成图 1 所示的深亚微米 BiCMOS[B] 芯片结构的制程。为实现此制程，在双极型制程制程中，引入上面（1）～（3）基本工艺，不仅增加了制造工艺，技术难度增大，使芯片结构发生了明显的变化，而且改变了其制程，从而实现了深亚微米 BiCMOS[B] 制程。

由多次氧化﹑光刻﹑杂质扩散﹑离子注入﹑薄膜淀积，以及溅射金属等各个基本工序构成芯片制程。这些工序提供了：

（1）形成电路芯片中的各个元器件： NMOS，PMOS，Poly 电阻，NPN（纵向），PNP（横向）， PNP（纵向）等。

（2）这些电路元器件所需要的精确控制的硅中的杂质层：BLN+，BLP+，P-EPI， DN，ret.TW，PF，NF，Pb， Nb，沟道掺杂，TiSi2/N+SN-，TiSi2/P+SP-，TiSi2/N+Poly， TiSi2/P+Poly， TiSi2/EN+， TiSi2/EP+ 等。

（3）形成集成电路所需要的介质层： F-Ox， G-Ox，TEOS， BPSG， Si3N4 等。

（4）这些电路元器件连接起来形成集成电路所需要的金属层 AlCu，W Plug。这些必须按给定的顺序进行的制造步骤构成了制程。

利用计算机，依据芯片制造工艺中的各个工序的先后次序，把各个工序互相连接起来，可以得到芯片制程。该制程由各工序所组成，而工序则由各工步所组成来实现。根据设计电路的电气特性要求，选择工艺规范号和工艺序号，以便得到所需要的工艺和电学参数。

使用芯片结构技术[1-3]，得到其剖面结构，利用计算机和它所提供的软件，描绘出对应于每一工序剖面，从而得到芯片制造的各个工序的结构。芯片制程由上述各个工序所组成，从而确定出深亚微米 BiCMOS[B] 制程剖面结构， 图 2 为其示意图。根据制程中各个工序可以描绘出能反映每次光刻显影或刻蚀后的相对应平面结构。每一工序平面/剖面结构或制程完成后芯片结构都能直观地显示出制程中芯片表面﹑内部元器件以及互连的形成过程和结构的变化。

（1）衬底材料 P-epi/P+Si <100>，初始氧化（Init-Ox），光刻 BLN+ 埋层，腐蚀 SiO2 ，BLN+ 区氧化（BLN+-Ox）， 121Sb+ 注入，如图 2-1 所示。

（2）注入退火，BLN+区推进/氧化（BLN+ -Ox），光刻 BLP+埋层， 腐蚀 SiO2 ， BLP+区氧化（BLP+-Ox），11B+ 注入，如图 2-2 所示。

（3）注入退火，BLN+/BLP+ 埋层推进， 腐蚀净 SiO2 ， P- 型薄层外延（P-EPI），预氧化（Pre-Ox），光刻 ret.NW， 31P+ 注入，腐蚀并残留 SiO2， 如图 2-3 所示。

（4）光刻 ret.PW，11B+ 注入，腐蚀并残留 SiO2，如图 2-4 所示。

（5）注入退火，ret.NW/ret.PW 推进/氧化，光刻DN 区，31P+ 注入，腐蚀并残留 SiO2 ，如图 2-5 所示。

（6）注入退火，DN 区推进/氧化，腐蚀净 SiO2，基底氧化（Pad-Ox），Poly/Si3N4 淀积，光刻源区，刻蚀 Si3N4/Poly，如图 2-6 所示。

（7）光刻 P 场区，APT.（防穿通）11B+ 深注入，11B+ 浅注入，如图 2-7 所示。

（8）光刻 N 场区，75As+ 注入，如图 2-8 所示。

（9）注入退火，场区氧化（F-Ox），光刻 Pb 基区，刻蚀 Si3N4/Poly，11B+ 注入，如图 2-9 所示。

（10）光刻 Nb 基区，刻蚀 Si3N4/Poly，31P+ 注入，如图 2-10 所示。

（11）注入退火，Pb/Nb基区推进/氧化，四层（SiON/Si3N4/Poly/SiO2）腐蚀，预栅氧化， 光刻 N 沟道区，APT.11B+ 深注入，49BF2+ 浅注入，如图 2-11 所示。

（12）光刻 P 沟道区，APT.75As+ 深注入，75As+浅注入，如图 2-12 所示。

（13）腐蚀预栅氧化层，注入退火，栅氧化（G-Ox），光刻埋孔（发射区），腐蚀 SiO2 ， 如图 2-13 所显示。

（14）Poly 淀积，Poly 电阻 75As+ 注入，注入退火，光刻 Poly，刻蚀 Poly/SiO2，如图 2-14 所示。

（15）源漏氧化（S/D-Ox），光刻 NLDD 区，75As+ 注入（Poly 注入未标出），如图 2-15 所示。

（16）光刻 PLDD 区，49BF2+ 注入（Poly 注入未标出），如图 2-16 所示。

（17）注入退火，形成 SN-，SP- 区，Si3N4 淀积，刻蚀形成 Si3N4 侧墙，源漏氧化（S/D-Ox），如图 2-17所示。

（18）光刻 N+ 区，75As+ 注入（Poly 注入未标出），腐蚀 SiO2，如图 2-18 所示。

（19）光刻 P+ 区，低能量 11B+ 注入（Poly 注入未标出），腐蚀 SiO2，如图 2-19 所示。

（20）注入退火，形成 EN+，EP+，N+SN-，P+SP-，N+，P+ 区（图中未标出 SN-，SP-），溅射 Ti， RAT 退火（1）/（2），形成TiSi2， TEOS/BPSG 淀积／致密， 如图 2-20 所示。

（21）光刻接触孔，刻蚀 BPSG/TEOS，如图 2-21所示。

（22）溅射 Ti/TiN， RTA N2 退火，CVD W 淀积，刻蚀 W/TiN/Ti， 溅射金属（Metal），光刻金属， 刻蚀TiN/AlCu， 如图 2-22 所示。

从深亚微米 BiCMOS[B] 制程和剖面结构可以看出，PMOS﹑纵向 NPN﹑横向 PNP 都是在 N-Well 中制作， NMOS 和纵向 PNP 都是在 P-Well 中形成。该制程的主要特点如下。

（1）逆向双阱区是由向 P-epi/P+ 型衬底生长 P 型外延层中分别扩散 N﹑P 型杂质而生成的，并形成隔离，即 Twin-Well 与 BLN+﹑BLP+ 相连。

（2）NPN 基区（Pb）接触和 PNP 的发射区（横向双极型）的 P+ 掺杂同时，在 N-Well 中形成源区和漏区，以制得 PMOS。

（3）NPN 集电区和 PNP 基区（纵向双极型）的接触 N+ 掺杂同时，在 P-Well 中形成源区和漏区，以制得NMOS。

（4）为了获得大电流下的低饱和压降，采用高浓度的集电极深磷扩散，形成与 BLN+ 埋层相接的深磷区（DN）。

（5）利用掺杂 N+Poly 作 NPN 多晶硅发射极，形成 EN+ 浅结和小尺寸发射极。浅 Pb 基区中 Poly 砷的掺杂外扩散形成 NPN 的发射区，得到双极晶体管高截止频率。同样，利用 P+Poly 作 PNP 多晶硅发射极，形成 EP+ 浅结和小尺寸发射极。

5  结语

制程中使用了 21 次掩模，各次光刻确定深亚微米BiCMOS[B] 芯片各层平面结构与横向尺寸。工艺完成后确定了：芯片各层平面结构与横向尺寸、剖面结构与纵向尺寸，硅中的杂质浓度﹑分布及其结深，电路功能和电气性能等。芯片结构及其尺寸和硅中杂质浓度及其结深是制程的关键。它们不仅与双极型下列参数相关。

（1）硅衬底材料电阻率﹑P 型薄外延层电阻率及其厚度 TP-EPI。

（2）BLN+，BLP+ 埋层结深 XjBLN+/XjBLP+ 及其薄层电阻 RSBLN+/RSBLP+。 

（3）Pb/Nb 基区宽度 XjPb/XjNb 及其薄层电阻RSPb/RSNb。 

（4）N+Poly/EN+，P+Poly/EP+ 发射区结深 XjEN+/XjEP+ 及其薄层电阻 RSEN+/RSEP+。   

（5）与埋层相连的深磷区 DN 结深 XjDN 及其薄层电阻 RSDN。

（6）器件击穿电压 BUCEO/BUCBO﹑放大系数β以及截止频率 f TP  等。

而且，与下列 CMOS 参数相关。

（1）硅衬底材料电阻率﹑P 型薄外延层电阻率及其厚度 TP-EPI。

（2）ret.N-Well，ret.P-Well 阱深度 Xjret.NW/Xjret.PW 及其薄层电阻 Rjret.NW/RSret.PW。

（3）各介质层和栅氧化层厚度 TF-Ox/TTEOS/TSi3N4/TG-Ox。

（4）N-Poly 电阻。

（5）有效沟道长度。

（6）N+SN-，P+SP- 源漏结深度 XjN+/XjP+ 及其薄层电阻 RSN+/RSP+。 

（7）器件阈值电压 UTN/UTP，UTFN/UTFP，源漏击穿电压  BUDSN/BUDSP 以及跨导等有关，如表 1 所示。

此外，双极型与 CMOS 这些参数之间必须进行折衷并优化，以达到互相匹配。

通常 CMOS 电路的闩锁现象，由 CMOS 阱结构内在的寄生的 PNP 和 NPN 双极晶体管形成的一个 PNPN 闸流管存在而发生。

如果源/漏的任一个结瞬时正向偏压（例如杂散噪声，电压过冲，静电放电或在电源关闭之前施加信号电平输入等的触发），则引起正反馈，因为一个晶体管的集电极馈送至另一晶体管的基极，反之亦然。这就在 USS 和 UDD 之间引起维持的高电流流动，导致闩锁条件。

为了抑制闩锁，除使用重掺杂衬底以外，可采用的方法包括使用逆向阱，以降低阱电阻，并有效地减小垂直 PNP 和横向 NPN 器件增益。由此，高能离子注入形成逆向阱。

制程完成后，先测试晶圆 PCM（表 1 中工艺和电学参数）数据，达到规范值后，才能测试芯片电气特性。

参考文献

[1] 潘桂忠，蒋培成，任琦，赵彭年.S1240专用MBLIC LSI[J].微电子学与计算机，1998（02）.

[2] 潘桂忠.CMOS 芯片结构与制造技术分析[J]，集成电路应用，2017，34（4）.

[3] 潘桂忠.MOS 集成电路结构与制造技术[M].上海科学技术出版社，2010-01.

[4] 潘桂忠.MOS 集成电路工艺与制造技术[M].上海科学技术出版社，2012-06.