AD9544四通道输入、10路输出、双通道DPLL、1pps同步器和抖动清除器技术手册

概述
AD9544的10个时钟输出与最多四个输入基准电压源之一同步。数字锁相环(DPLL)可减少与外部基准电压源相关的时序抖动。借助数字控制环路和保持电路，即使所有参考输入都失效，也能持续产生低抖动输出信号。

AD9544采用48引脚LFCSP (7 mm × 7 mm)封装，额定温度范围为−40°C至+85°C。

请注意，在整篇数据手册中，多功能引脚（如SDO/M5）由整个引脚名称或引脚的单个功能表示；例如M5即表示仅与此功能相关。
数据表：*附件：AD9544四通道输入、10路输出、双通道DPLL、1pps同步器和抖动清除器技术手册.pdf

应用

• SyncE 和 GPS 同步和抖动清除
• 光传输网络(OTN)、SDH、宏和小型蜂窝基站
• 具有抖动净化功能的OTN映射/解映射
• 小基站时钟，包括基带和无线电
• Stratum 2、Stratum 3e 和 Stratum 3 保持、抖动清除及相位瞬态控制
• JESD204B 支持模数转换器 (ADC) 和数模转换器 (DAC) 时钟
• 有线基础设施
• 载波以太网

特性

• 双路DPLL可同步1 Hz至750 MHz物理层时钟，提供高噪声参考源的频率转换以及抖动净化功能
• 符合ITU-T G.8262和Telcordia GR-253
• 支持Telcordia GR-1244、ITU-T G.812、G.813、G.823、G.824和G.825
• 连续频率监控和参考验证，频率偏差低至50 ppb
• 两个DPLL具有24位小数分频器和24位可编程模数
• 可编程数字环路滤波器带宽：10^−4^ Hz 至 1850 Hz
• 自动和手动保持和参考切换，提供零延迟、无中断或相位増建操作
• 基于优先级的可编程参考切换，支持手动、自动恢复和自动非恢复模式
• 5对时钟输出引脚，每对引脚均可用作差分LVDS/HCSL/CML或2路单端输出（1 Hz至500 MHz）
• 2个差分或4个单端输入基准电压源
• 交叉点多路复用器将参考输入互连至PLL
• 支持嵌入式（调制）输入/输出时钟信号
• 快速 DPLL 锁定模式
• 提供内部功能，结合晶振或晶体振荡器的低相位噪声以及TCXO或OCXO的频率稳定性和精度
• 为自主初始化提供外部EEPROM支持
• 1.8 V 单电源供电，具有内部调节特性
• 内置温度监控器/警报和温度补偿，可增强零延迟性能

功能框图

引脚配置描述

典型性能特征

状态与控制引脚

AD9544具有七个可独立配置的数字CMOS状态/控制引脚（M0至M6）。将Mx引脚配置为状态引脚可使该引脚成为输出。相反，将Mx引脚配置为控制引脚会使其成为输入。寄存器0x0102至寄存器0x0108可同时配置引脚的方向（输出或输入）性质，以及相关状态源或控制目标的选择。在电源开启或复位期间，Mx引脚会暂时变为高阻态，使器件能够自动校准。图46为Mx引脚功能的框图。

Mx引脚逻辑采用特殊的寄存器写检测逻辑，以防止在Mx引脚功能发生变化时（尤其是从输入模式切换到输出模式或反之），这些引脚出现不可预测的行为。

当Mx引脚配置为输出时，它会根据先前的功能运行，并遵循相应寄存器的设置。不过，向输入/输出更新寄存器进行写入操作会导致引脚切换到新功能。请注意，将Mx引脚从输出功能更改为其他输出功能，无需特殊的定时设置来避免引脚出现输入/输出竞争情况。

当Mx引脚配置为输入时，对特定Mx引脚功能寄存器进行编程会使所有Mx引脚控制功能与它们的输入/输出更新值保持一致。

将Mx引脚从输出功能切换到输入功能时，建议如下：首先，将Mx引脚功能从输出编程为无操作（NOOP），并设置输入/输出更新。此配置可避免输入/输出竞争，因为在输入/输出更新断言后，器件会继续驱动Mx引脚。在断言输入/输出更新后，器件会释放Mx引脚，但会忽略引脚逻辑电平上的编程NOOP功能。注意，此建议是为了避免使用高阻抗源，因为Mx引脚配置为输入时使用高阻抗源可能会导致内部电流消耗过大。其次，通过所需的外部源驱动Mx引脚为逻辑0或逻辑1，并将相关Mx引脚寄存器从NOOP编程为所需功能。

将Mx引脚从输入功能切换到输出功能时，建议是在向引脚写入新功能并断言输入/输出更新期间，将外部驱动源设置为高阻抗。