概述
AD9578是一款可编程频率合成器,可用于高性能电信、网络、数据存储、串行器/解串器(SERDES)和物理层(PHY)应用中的抖动衰减和异步时钟应用。 该器件集成两个能以超过0.1 ppb的精度提供任何频率的抖动PLL,每一个均带有两个独立的输出驱动器,总共四路可编程输出,提供极高的灵活性和抖动性能。 每路输出均独立可编程,提供高达919 MHz的频率,且典型rms抖动值低于410 fs(12 kHz至20 MHz),采用紧凑型低成本基频模式晶体(XTAL),具有稳定的供应链。 AD9578采用整数频率合成,可实现低至290 fs的rms抖动。
数据表:*附件:AD9578双通道PLL精密频率合成器技术手.pdf
AD9578封装采用出厂可编程默认上电配置。 上电后,包括输出频率在内的全部设置均可通过快速SPI重新配置。
AD9578的架构允许其用作数字控制振荡器(NCO)。 因此,用户可以使用快速SPI总线动态改变频率。FPGA和其他器件可以利用此功能来实现具有可配置环路带宽的数字PLL,用于抖动衰减应用、锁定至紧凑型稳定基准电压源的精密可驯时钟或数控精密时序应用,比如网络时序和IEEE 1588应用等。 SPI总线工作频率高达50 MHz,实现快速FPGA环路的同时让多器件共享同一个总线。AD9578还可用于多速率精密应用中,比如视频广播或OTN。 ADI公司提供用于数字PLL应用的HDL FPGA代码。
应用
特性
简化功能框图
引脚配置描述

典型性能特征
测试设置和配置电路
操作理论
AD9578 是一款双合成器,具备四个可编程输出。两个锁相环(PLL),可采用晶体或外部参考输入频率,能产生多达四种独特的输出频率。每个输出上的输出格式标准包括低压互补金属氧化物半导体(LVCMOS)、低压差分信号(LVDS)、低压正射极耦合逻辑(LVPECL)和高速电流模式逻辑(HCSL)。晶体输入具有低功耗休眠模式,并且 AD9578 提供可编程增益和负载电容。此外,可将内部基准时钟用作任一或两个锁相环的参考时钟。晶体或外部参考频率可按需选用。
锁相环独立运行,但可共享输入参考(若需要)。存在三种操作模式可供选择:整数模式、分数模式和比率模式。整数模式能提供最低噪声,并具备类似传统整数锁相环的整体数字分频器。分数模式采用 8 位整数部分和 28 位小数部分,从而实现基于 0.1 ppm 或更佳的频率分辨率的频率合成。旋转波振荡器(RTWO)可在 3053 MHz 至 3677 MHz 的速率下运行,以实现分数模式,同时允许用户指定反馈分频器的比率(以一个整数除以另一个整数的形式表示)。每个压控振荡器(VCO)上有两个输出,频率范围为 750.8 MHz 至 259.2 MHz,还包含 4.5 模式下的频率间隔。任何输出频率通过 11.8 MHz 和 919 MHz 的分频可产生频率误差为 0.1 ppb 或更佳的频率。
该器件具备额外特性,包括低相位噪声、小频率步进下输出频率的平滑变化,以及通过串行外设接口(SPI)进行控制。AD9578 可通过 SPI 进行配置,也可通过 SPI 命令进行组合编程,用户可对其进行全面控制。AD9578 具备默认功率配置,可在开机时自动编程。所有设置均可在加电后通过 SPI 重新编程。
典型情况下,锁相环带宽设置为 300 kHz,锁相环跟踪并将参考相位噪声乘以晶体输入提供的多个低相位噪声参考,从而在输出相位噪声接近载波时实现低相位噪声。选择参考时,确保参考输入的相位噪声足够低,以满足系统噪声要求。
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