AD9557双路输入多服务线路卡自适应时钟转换器技术手册

概述
AD9557是一款低环路带宽时钟乘法器，可为包括同步光纤网络(SONET/SDH)在内的许多系统提供抖动清除和同步能力。AD9557可产生与一个或两个外部输入参考时钟同步的输出时钟。数字锁相环(PLL)可以降低与外部参考时钟相关的输入时间抖动或相位噪声。即使所有参考输入都失效，AD9557的数字控制环路和保持电路也能连续产生低抖动的输出时钟。

AD9557的工作温度范围为−40°C至+85°C工业温度范围。
数据表：*附件：AD9557双路输入多服务线路卡自适应时钟转换器技术手册.pdf

应用

• 网络同步，包括同步以太网和 SDH至OTN 映射/解映射
• 清除参考时钟抖动
• 最高达到 OC-192 的 SONET/SDH 时钟，包括FEC
• Stratum 3 保持、抖动清除及相位瞬态控制
• 无线基站控制器
• 电缆基础设施
• 数据通信

特性

• 在保持模式下支持GR-1244 Stratum 3稳定性
• 支持平稳的参考切换，几乎不会干扰输出相位
• 支持Telcordia GR-253抖动产生、转换和容差，适用于SONET/SDH至OC-192系统
• 支持ITU-T G.8262同步以太网从时钟
• 支持ITU-T G.823、G.824、G.825和G.8261
• 自动/手动保持和参考切换
• 两路参考输入（单端或差分）
• 输入参考频率范围：2 kHz至1250 MHz
• 输出频率范围：360 kHz至1250 MHz
• 可编程数字环路滤波器，覆盖从0.1 Hz至5 kHz的环路带宽（对于< 0.1 dB的峰化最高可达2 kHz）
• 自适应时钟
• 欲了解更多特性，请参考数据手册

框图

引脚配置描述

典型性能特征

操作理论

AD9557 提供的时钟输出与所选（活动）参考的相位和频率直接相关，但其抖动特性由系统时钟、数控振荡器（DCO）以及模拟整数 N 分频锁相环（APLL）控制。AD9557 支持 2kHz 至 125MHz 范围内的两种参考输入和输入频率。该产品的核心是一个数字锁相环（DPLL），它具有一个可编程数字环路滤波器，可大幅降低传输到活动参考输出端的抖动。AD9557 支持手动和自动切换。在掉电期间，只要系统时钟存在，AD9557 就会继续提供输出。保持输出频率是切换到参考前输出频率历史的时间平均值。如果活动参考降级或完全失效，该器件具备手动和自动参考切换功能。AD9557 还具有自适应时钟功能，允许用户在 DPLL 锁定时动态更改分频比。

AD9557 包含一个系统时钟乘法器、一个 DPLL 和一个 APLL。输入信号首先进入 DPLL，在那里进行抖动消除和大部分频率转换。DPLL 具有一个 30 位数控振荡器（DCO），可产生 175MHz 至 200MHz 范围内的信号。DPLL 输出进入 APLL，APLL 将信号倍频至 3.35GHz 到 4.05GHz 范围。然后，该信号进入时钟分配部分，时钟分配部分带有 3 分频至 11 分频的整数通道分频器（1 分频至 1024 分频）。

XOA 和 XOB 输入为系统时钟提供输入。这些引脚可接收 10MHz 至 600MHz 范围内的参考时钟，将 10MHz 至 50MHz 的晶体直接连接到 XOA 和 XOB 输入。系统时钟为频率仲裁器、DPLL 和内部切换逻辑提供时钟。

AD9557 有两个差分输出驱动器。每个驱动器都有一个专用的 10 位可编程后置分频器。每个差分驱动器可以配置为单端差分输出或双单端 CMOS 输出。时钟分配部分的工作频率高达 1250MHz。

在差分模式下，输出驱动器采用 1.8V 电源供电，以实现高性能，同时功耗最低。有两种不同的模式：LVDS 模式和 1.8V HSTL 模式。在 1.8V HSTL 模式下，电压摆幅与 LVPECL 兼容。如果需要 LVPECL 单端电平，设计人员可以交流耦合 AD9557 输出，并在目标端使用戴维南等效端接来驱动 LVPECL 输入。

在单端模式下，每个差分输出驱动器可以作为两个单端 CMOS 输出运行。OUT0 支持 1.8V 或 3.3V CMOS 操作。OUT1 仅支持 1.8V 操作。

请注意，在本数据手册的其他地方，APLL 也被称为输出 PLL。