AD9575双路输出网络时钟发生器技术手册

概述
AD9575是一款高度集成的双路输出时钟发生器，包括一个针对网络定时而优化的片内PLL内核。整数N分频PLL设计基于ADI公司成熟的高性能、低抖动频率合成器系列，可实现线路卡的较高性能。对相位噪声和抖动要求苛刻的其它应用也能受益于该器件。
数据表：*附件：AD9575双路输出网络时钟发生器技术手册.pdf

PLL部分由低噪声鉴频鉴相器(PFD)、精密电荷泵、低相位噪声压控振荡器(VCO)和引脚可选的反馈与输出分频器组成。通过连接一个外部晶振，可以将常用的网络输出频率锁定至输入参考。输出分频比和反馈分频比可针对所要求的输出速率，通过引脚进行编程。无需外部环路滤波器，从而节省宝贵的设计时间和电路板空间。

AD9575提供16引脚、4.4 mm × 5.0 mm TSSOP封装，可以采用3.3 V单电源供电。温度范围为−40°C至+85°C。

应用

• GbE/FC/SONET 线路卡、交换机和路由器
• CPU/PCI-E 应用
• 低抖动、低相位噪声时钟产生

特性

• 完全集成的VCO/PLL内核
• 均方根抖动：0.39 ps（12 kHz至20 MHz，156.25 MHz）
• 均方根抖动：0.15 ps（1.875 MHz至20 MHz，156.25 MHz）
• 均方根抖动：0.40 ps（12 kHz至20 MHz，106.25 MHz）
• 均方根抖动：0.15 ps（637 kHz至10 MHz，106.25 MHz）
• 输入晶振频率：19.44 MHz、25 MHz或25.78125 MHz
• 针对33.33 MHz、62.5 MHz、
  100 MHz, 106.25 MHz, 125 MHz, 155.52 MHz, 156.25 MHz,
  159.375 MHz, 161.13 MHz, 和312.5 MHz输出，提供引脚可选的分频比
• LVDS/LVPECL/LVCMOS输出格式
• 集成环路滤波器
• 4.4 mm × 5.0 mm TSSOP封装，节省空间
• 欲了解更多特性，请参考数据手册

框图

引脚配置描述

典型性能特征

操作理论
图17展示了AD9575的框图。该芯片具有一个锁相环（PLL）核心，可通过引脚编程配置，以生成特定的时钟频率。通过对select引脚、SEL0和SEL1进行适当连接，可确定反馈分频器（n）、LVDS输出分频器（m）和LVCMOS输出分频器（k）的分频比（详见表12 ）。在模式1和模式4中，可通过将引脚16连接到GND（输出33.33MHz ），或让引脚16保持未连接状态（输出62.5MHz ），将引脚10配置为LVCMOS输出。搭配工作在2.488GHz至2.55GHz范围的频段选择压控振荡器（VCO），可生成各种常用的网络参考频率。此PLL基于亚德诺半导体成熟的合成器技术，具备出色的相位噪声性能。AD9575集成度高，包含环路滤波器、电源噪声抑制调节器，以及所有必要的分频器、输出缓冲器和晶体振荡器。用户只需提供外部晶体，即可实现时钟解决方案，无需处理器干预。

鉴频鉴相器（PFD）和电荷泵

PFD接收来自参考时钟和反馈分频器的输入信号，生成一个与二者相位和频率差成比例的输出信号。图18展示了其简化示意图。
（图18：PFD简化示意图 ）

电源

AD9575要求**V_{s}**电源为3.3V ± 10% 。规格部分给出了AD9575在此电源电压范围内的预期性能。绝对最大电压范围为 - 0.3V至 + 3.6V，VDD、VDDA、VDDX、GND和VDD_CMOS引脚的电压绝不能超出此范围。

在印刷电路板（PCB）布局中，应遵循良好的工程实践来处理电源线路和接地层。电源应在PCB上通过足够容量（>10μF）的电容进行旁路。AD9575的所有电源引脚都应尽可能靠近器件，用合适的电容（0.1μF）进行旁路。AD9575评估板的布局就是一个很好的范例。

LVPECL时钟分配

由于LVPECL输出为开路发射极，因此需要直流端接来驱动输出晶体管。图19中的简化等效电路展示了LVPECL输出级。
（图19：LVPECL交流耦合端接 ）

在大多数应用中，建议采用如图20所示的标准LVPECL远端端接方式。电阻网络的设计旨在匹配传输线阻抗（50Ω）和所需的开关阈值（1.3V）。