AD9571以太网时钟发生器，10路时钟输出技术手册

概述
AD9571具有多路输出时钟发生器功能，内置专用PLL内核，针对以太网线路卡应用进行了优化。整数N PLL设计基于ADI公司成熟的高性能、低抖动频率合成器产品系列，确保实现较高的网络性能。这款器件也适合相位噪声和抖动要求严格的其它应用。

PLL部分由低噪声鉴频鉴相器（PFD）、精密电荷泵（CP）、低相位噪声电压控制振荡器（VCO）和预编程反馈分频器与输出分频器组成。通过将外部晶振或基准时钟连接至REFCLK引脚，可将最高达156.25 MHz的频率锁定至输入基准。

每个输出分频器和反馈分频器分频比都针对要求的输出速率进行预编程。无需外部环路滤波器元件，从而节约了宝贵的设计时间和电路板空间。

AD9571提供40引脚6 mm × 6 mm引脚架构芯片级封装，采用3.3 V单电源供电。工作温度范围为−40°C至+85°C。
数据表：*附件：AD9571以太网时钟发生器，10路时钟输出技术手册.pdf
特性

• • 完全集成VCO/PLL内核
    156.25 MHz时，抖动值：0.17 ps均方根值（1.875 MHz至20 MHz）
    125 MHz时，抖动值：0.41 ps均方根值（12 kHz至20 MHz）
    输入晶振或时钟频率：25 MHz
• 针对156.25 MHz、33.33 MHz、100 MHz和125 MHz预设分频比
• 可选LVPECL或LVDS输出格式
• 集成环路滤波器
• 6路基准时钟输出
• 速率通过绑定引脚配置
• 节省空间的6 mm × 6 mm、40引脚LFCSP封装
• 功耗：0.48 W（LVDS工作模式）
• 欲了解更多特性，请参考数据手册

框图

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总体描述

AD9571提供多输出时钟发生器功能，其专用的锁相环（PLL）核心针对以太网线路卡应用进行了优化。独特的N分频PLL设计基于亚德诺半导体公司的技术，集成了高性能、低抖动频率合成器，以最大化网络性能。其他对相位噪声和抖动要求严苛的应用也能从此设计中受益。

PLL部分由低噪声鉴频鉴相器（PFD）、精密电荷泵（CP）、低压摆幅电压控制振荡器（VCO）以及预编程的反馈分频器和输出分频器组成。通过将外部晶体或参考时钟连接到REFCLK引脚，高达156.25MHz的频率可与输入参考频率锁定。

每个输出分频器和反馈分频器的比例都针对所需的输出速率进行了预编程。无需外部环路滤波器组件，从而节省了宝贵的设计时间和电路板空间。

AD9571采用40引脚、6mm×6mm引线框架芯片级封装，可在-40°C至85°C的单一温度范围内工作。

时序图

引脚配置描述

典型性能特征

操作理论
图11展示了AD9571的框图。该芯片由一个PLL核心组成，其被配置为生成以太网应用所需的特定时钟频率，无需任何用户编程。这基于亚德诺半导体成熟的合成器技术，以卓越的相位噪声性能著称。AD9571集成度高，包含环路滤波器、电源噪声抑制调节器，以及所有必要的分频器和多种输出缓冲器格式，还带有一个晶体振荡器。用户只需选择一个25MHz参考时钟或外部晶体，即可实现完整的线路卡时钟解决方案，无需任何处理器干预。此外，还提供六个25MHz参考时钟源。