AD9520-0 12 LVPECL/24 CMOS输出时钟发生器技术手册

概述
AD9520-0提供多路输出时钟分配功能，具有亚皮秒级抖动性能，并且片内集成锁相环(PLL)和电压控制振荡器(VCO)。片内VCO的调谐频率范围为2.53 GHz至2.95 GHz。也可以使用最高2.4 GHz的外部3.3 V/5 V VCO/VCXO。
数据表：*附件：AD9520-0 12 LVPECL 24 CMOS输出时钟发生器技术手册.pdf

AD9520-0串行接口支持SPI和I^2^C端口。封装内EEPROM能够通过串行接口进行编程，其可存储用于上电和芯片复位的用户定义寄存器设置。

AD9520-0具有12路LVPECL输出，分为四组。任何一路1.6 GHz LVPECL输出都可以重新配置为两路250 MHz CMOS输出。若应用需要LVDS驱动器而非LVPECL驱动器，请参考AD9522-0。

每组3路输出具有一个分频器，其分频比（从1至32）和相位失调或粗调时间延迟均可设置。

AD9520-0提供64引脚LFCSP封装，可以采用3.3 V单电源供电。外部VCO的工作电压可高达5.5 V。独立的输出驱动器电源可以为2.375 V至3.465 V。

AD9520-0的额定工作温度范围为−40°C至+85°C标准工业温度范围。

应用

• 低抖动、低相位噪声时钟分配
• SONET、10Ge、10GFC、同步以太网、OTU2/3/4的时钟产生和转换
• 前向纠错(G.710)
• 为高速ADC、DAC、DDS、DDC、DUC、MxFE提供时钟
• 高性能无线收发器
• 自动测试设备(ATE)和高性能仪器仪表
• 宽带基础设施

特性

• 低相位噪声锁相环(PLL)
  • 片内VCO的调谐频率范围为2.53 GHz至2.95 GHz
  • 可选外部3.3 V/5 V VCO/VCXO至2.4 GHz
  • 1路差分或2路单端基准输入
  • 支持最高250 MHz的CMOS、LVDS或LVPECL参考
  • 参考输入接受16.62 MHz至33.3 MHz晶振
  • 可选参考时钟倍频器
  • 参考监控功能
  • 自动/手动参考保持和参考切换模式，恢复式切换
  • 参考间无毛刺切换
  • 从保持模式自动恢复
  • 可选数字或模拟锁定检测
  • 可选零延迟工作
• 12路1.6 GHz LVPECL输出分为4组
  • 每组3路输出，共享一个带相位延迟的1至32分频器
  • 加性输出抖动低至225 fs rms
  • 分组输出的通道间偏斜 < 16 ps
  • 可以将每路LVPECL输出配置为2路CMOS输出(fOUT ≤ 250 MHz)
• 上电时所有输出自动同步
• 提供手动输出同步
• SPI和I^2^C兼容型串行控制端口
• 64引脚LFCSP
• 非易失性EEPROM存储配置设置

框图

引脚配置描述

典型性能特征

操作理论

AD9520 - 0概述

AD9520 - 0集成了片上锁相环（PLL）和片上压控振荡器（VCO）。PLL模块可与片上VCO配合使用，构成完整的锁相环，也可与外部VCO或压控晶体振荡器（VCXO）搭配。PLL需要一个外部环路滤波器，通常由少量电容和电阻组成。这些滤波器组件的配置用于设定工作PLL的环路带宽和稳定性。

AD9520 - 0的PLL对于从给定参考频率生成时钟频率非常有用。这包括将参考频率转换为更高频率，以便进行后续的分频和分配。此外，PLL可用于在有噪声的参考信号上清除抖动和相位噪声。AD9520 - 0的PLL参数的精确选择取决于具体应用在噪声和参考杂散方面的要求。AD9520 - 0的PLL具有灵活性和深度，使其能够针对多种不同应用和信号环境进行定制。

PLL配置

AD9520 - 0允许对PLL进行灵活配置，以适应各种参考频率、鉴频鉴相器（PFD）比较频率、VCO频率、内部或外部VCO/VCXO，以及环路动态特性。这通过对R分频器、N分频器、PFD极性（仅适用于外部VCO/VCXO）、反冲脉冲宽度、电荷泵电流、内部VCO或外部VCO/VCXO的选择，以及环路带宽来实现。这些设置可通过可编程寄存器进行管理（见表50和表54），并通过外部环路滤波器的设计来实现。

成功的PLL操作和令人满意的PLL环路性能在很大程度上取决于PLL设置的正确配置，以及外部环路滤波器的设计对PLL操作的适配性。

ADIsimCLK是一款免费程序，可帮助设计和探索AD9520 - 0的功能，包括PLL环路滤波器的设计。

鉴频鉴相器（PFD）

PFD接收来自R分频器和N分频器的输入，并产生与两者之间相位和频率差成比例的输出。PFD包括一个可编程延迟元件，用于控制反冲脉冲的宽度。此脉冲可确保PFD传输函数中无死区，并将相位噪声和参考杂散降至最低。反冲脉冲宽度由寄存器0x017[1:0]设置。

需要注意的是，PFD允许的最大输入频率是有限制的。最小值是反冲脉冲设置的函数，如规格中的鉴频鉴相器（PFD）参数表2所示。

电荷泵（CP）

电荷泵由PFD控制。PFD监测其两个输入之间的相位和频率关系，并指示CP对积分节点（环路滤波器的一部分）进行充电或放电。积分和滤波后的CP电流被转换为电压，驱动内部VCO的调谐节点（或外部VCO的LF引脚，用于改变VCO频率）。CP电流可通过寄存器0x010[3:2]进行设置（允许保持模式），对于正常操作（尝试锁定PLL环路）、上电或下电（测试模式），CP电流是可编程的，以8个步长（标称值为0.6 mA至4.8 mA）进行调整。CP电流的精确值由CPRSET电阻设置，并使用以下公式计算：