AD9516-0 14路输出时钟发生器，集成2.8 GHz VCO技术手册

概述
AD9516-0提供多路输出时钟分配功能，具有亚皮秒级抖动性能，还配有片内集成锁相环(PLL)和电压控制振荡器(VCO)。片内VCO的调谐频率范围为2.55 GHz至2.95 GHz。或者，也可以使用最高2.4 GHz的外部VCO/VCXO。
数据表：*附件：AD9516-0 14路输出时钟发生器，集成2.8 GHz VCO技术手册.pdf

AD9516-0具有出色的低抖动和相位噪声特性，可极大地提升数据转换器的性能，并且也有利于其它相位噪声和抖动要求严苛的应用。

AD9516-0提供6路LVPECL输出（分为三对）、4路LVDS输出（分为两对）和8路CMOS输出（每路LVDS输出对应两路）。LVPECL输出的工作频率达1.6 GHz，LVDS输出的工作频率达800 MHz，CMOS输出的工作频率达250 MHz。

每对输出均有分频器，其分频比和粗调延迟（或相位）均可以设置。LVPECL输出的分频范围为1至32。LVDS/CMOS输出的分频范围最高可达1024。

AD9516-0提供64引脚LFCSP封装，可以采用3.3 V单电源供电。将，采用外部VCO时，需要更宽的电压范围, 可通过将电荷泵电源(VCP)与5.5 V电压相连来实现独立的LVPECL电源可以为2.375 V至3.6 V。

AD9516-0的额定工作温度范围为−40°C至+85°C工业温度范围。

应用

• 低抖动、低相位噪声时钟分配
• 10/40/100 Gb/s网络线路卡，包括SONET、同步以太网、OTU2/3/4
• 前向纠错(G.710)
• 为高速ADC、DAC、DDS、DDC、DUC、MxFE提供时钟
• 高性能无线收发器
• 自动测试设备(ATE)和高性能仪器仪表

特性

• 低相位噪声锁相环(PLL)
  片内VCO的调谐频率范围为2.55 GHz至2.95 GHz
  可选外部VCO/VCXO，最高达2.4 GHz
  1路差分或2路单端基准输入
• 6对1.6 GHz LVPECL输出
  每对输出共用1至32分频器和粗调相位延迟
  加性输出抖动：225 fs均方根值
  通道间偏斜成对输出小于10 ps
• 4对800 MHz LVDS时钟输出
  每对输出共用两个1至32级联分频器和粗调相位延迟
  加性输出抖动：275 fs均方根值
• 上电时所有输出自动同步
• 提供手动输出同步
• 64引脚LFCSP
• 欲了解更多特性，请参考数据手册

框图

时序图

引脚配置描述

典型性能特征

锁相环(PLL)

AD9516集成了片上锁相环（PLL）和片上压控振荡器（VCO）。PLL模块既可以与片上VCO配合使用，构建完整的锁相环，也可以与外部VCO或压控晶体振荡器（VCXO）协同工作。PLL需要一个外部环路滤波器，该滤波器通常由少量电容和电阻组成。滤波器组件的配置用于确定工作PLL的环路带宽和稳定性。

AD9516的PLL在从给定参考频率生成时钟频率方面很有用。这包括将参考频率转换为更高频率，以便进行后续的分频和分配。此外，PLL还可用于在有噪声的参考信号上滤除抖动和相位噪声。AD9516的PLL参数的精确选择取决于特定应用在噪声和参考杂散方面的要求。AD9516的PLL具有灵活性和深度，使其能够针对多种不同应用和信号环境进行定制。

PLL配置

AD9516允许对PLL进行灵活配置，以适应各种参考频率、鉴频鉴相器（PFD）比较频率、VCO频率、内部或外部VCO/VCXO，以及环路动态特性。这通过对R分频器、N分频器、PFD极性（仅适用于外部VCO/VCXO）、反冲脉冲宽度、电荷泵电流、内部VCO或外部VCO/VCXO的选择，以及环路带宽来实现。这些设置可通过可编程寄存器进行管理（见表52和表54），并通过外部环路滤波器的设计来实现。

成功的PLL操作和令人满意的PLL环路性能在很大程度上取决于PLL设置的正确配置，以及外部环路滤波器的设计对PLL操作的适配性。外部环路滤波器的设计对PLL的操作至关重要。对PLL理论和设计有深入了解会有所帮助。

ADIsimCLK™（V1.2或更高版本）是一款免费程序，可帮助进行AD9516的设计，探索其功能特性，包括PLL环路滤波器的设计。

鉴频鉴相器（PFD）

PFD接收来自R计数器和N计数器的输入，并产生与两者之间相位和频率差成比例的输出。PFD包括一个可编程延迟元件，用于控制反冲脉冲的宽度。此脉冲可确保PFD传输函数中无死区，并将相位噪声和参考杂散降至最低。反冲脉冲宽度由寄存器0x017[1:0]设置。

需要注意的是，PFD允许的最大输入频率是有限制的。