AD9516-2 14路输出时钟发生器，集成2.2GHz VCO技术手册

概述
AD9516-2提供多路输出时钟分配功能，具有亚皮秒级抖动性能，并且片内集成锁相环(PLL)和电压控制振荡器(VCO)。片内VCO的调谐频率范围为2.05 GHz至2.33 GHz。也可以使用最高2.4 GHz的外部VCO/VCXO。

AD9516-2具有出色的低抖动和相位噪声特性，可极大地提升数据转换器的性能，并且也有利于其它相位噪声和抖动要求严苛的应用。

AD9516-2提供6路LVPECL输出（分为三对）、4路LVDS输出（分为两对）和8路CMOS输出（每路LVDS输出对应两路）。LVPECL输出的工作频率达1.6 GHz，LVDS输出的工作频率达800 MHz，CMOS输出的工作频率达250 MHz。

每对输出均有分频器，其分频比和粗调延迟（或相位）均可以设置。LVPECL输出的分频范围为1至32。LVDS/CMOS输出的分频范围最高可达1024。

AD9516-2提供64引脚LFCSP封装，可以采用3.3 V单电源供电。将电荷泵电源（VCP）与5 V电压相连时，可以使用外部VCO，它需要更宽的电压范围。独立的LVPECL电源可以为2.5 V至3.3 V（标称值）。

AD9516-2的额定工作温度范围为−40°C至+85°C标准工业温度范围。
数据表：*附件：AD9516-2 14路输出时钟发生器，集成2.2GHz VCO技术手册.pdf

应用

• 低抖动、低相位噪声时钟分配
• 10/40/100 Gb/s网络线路卡，包括SONET、同步以太网、OTU2/3/4
• 前向纠错(G.710)
• 为高速ADC、DAC、DDS、DDC、DUC、MxFE提供时钟
• 高性能无线收发器
• 自动测试设备(ATE)和高性能仪器仪表

特性

• 低相位噪声锁相环(PLL)
  片内VCO的调谐频率范围为2.05 GHz至2.33 GHz
  可选外部VCO/VCXO，最高达2.4 GHz
  1路差分或2路单端基准输入
• 6对1.6 GHz LVPECL输出
  每对输出共用1至32分频器和粗调相位延迟
  加性输出抖动：225 fs均方根值
  通道间偏斜成对输出小于10 ps
• 4对800 MHz LVDS时钟输出
  每对输出共用两个1至32级联分频器和粗调相位延迟
  加性输出抖动：275 fs均方根值
  上电时所有输出自动同步
  提供手动输出同步
  64引脚LFCSP
• 欲了解更多特性，请参考数据手册

框图

时序图

引脚配置描述

典型性能特征

数字锁检测（DLD）

通过引脚处的多路复用器选择合适的输出，DLD功能可在LD、STATUS和REFMON引脚上实现。DLD电路在PFD输入之间的上升沿时间差小于指定值（锁定阈值）时指示锁定。锁定丢失则由时间差超过指定值（解锁阈值）来指示。注意，解锁阈值比锁定阈值更宽，这允许在锁定窗口外出现一定误差，而不会使锁定指示器抖动。

锁检测窗口定时取决于三个设置：数字锁检测窗口位（寄存器0x018[14]）、抗反冲脉冲宽度设置（寄存器0x017[1:0]，见表2）和锁检测计数器（寄存器0x018[6:5]）。在PFD周期数连续且时间差小于锁检测阈值时，才会指示锁定。锁检测电路会持续指示锁定，直到时间差大于解锁阈值，出现单个后续周期。为使锁定检测正常工作，PFD频率周期必须大于解锁阈值。锁定所需的连续PFD周期数可通过寄存器0x018[6:5]编程设置。

模拟锁检测（ALD）

AD9516提供ALD功能，可选择用于LD引脚。ALD有以下两种版本：

• N沟道开漏锁检测 ：此信号需要上拉电阻来提供逻辑电平。输出通常为高电平，低电平脉冲表示锁定。锁定由高电平脉冲的最小占空比指示。
• P沟道开漏锁检测 ：此信号需要下拉电阻至GND。输出通常为低电平，高电平脉冲表示锁定。锁定由高电平脉冲的最小占空比指示。

模拟锁检测功能需要一个R - C滤波器，以提供指示锁定/解锁的逻辑电平。

电流源数字锁检测（DLD）

在PLL锁定序列期间，DLD的信号通常为逻辑高电平，在PLL完全锁定并稳定后保持稳定。可能存在一些应用场景，需要在PLL牢固锁定后禁用DLD。这可通过电流源锁检测功能实现。此功能在从LD引脚控制选择为输出时可用（寄存器0x01A[5:0]）。

当DLD为真时，电流源锁检测提供110 μA的电流，并在DLD为假时短路到地引脚。如果连接一个电容到LD引脚，电容充电速率由DLD为真时的电流源确定，但在DLD为假时由附近接地短路放电。通过监测LD引脚（电容顶部）的电压，在DLD变为真后，可使逻辑高电平引脚仅在短暂的时间内保持高电平。任何瞬间的DLD假信号都会充分重置电容。通过选择合适尺寸的电容，可以延迟锁检测指示，直到PLL稳定锁定，且锁检测不会抖动。

电容上的电压可由连接到LD引脚的外部比较器检测。不过，AD9516有一个内部LD引脚比较器，可在REFMON引脚控制（寄存器0x01B[4:0]）或STATUS引脚控制（寄存器0x017[7:2]）下作为有源高信号读取。它也可作为有源低信号在REFMON（寄存器0x01B[4:0]）和STATUS（寄存器0x017[7:2]）中使用。内部LD引脚比较器的触发点和滞后见表16。

外部VCXO/VCO时钟输入

CLK是一个差分输入，可用于驱动AD9516时钟分配部分。此输入可接收高达2.4 GHz的信号。内部自偏置，输入信号应通过电容交流耦合。

CLK/{CLK}}输入既可用作仅分配输入（带PLL关闭），也可用作外部VCO/VCXO的反馈输入，通过内部PLL使用，此时内部VCO不使用。CLK/{CLK}}输入可用于高达2.4 GHz的频率。