AD9517-1 12路输出时钟发生器，集成2.5GHz VCO技术手册

概述
AD9517-1提供多路输出时钟分配功能，具有亚皮秒级抖动性能，并且片内集成锁相环(PLL)和电压控制振荡器(VCO)。片内VCO的调谐频率范围为2.30 GHz至2.65 GHz。也可以使用高达2.4 GHz的外部VCO/VCXO。

AD9517-1具有出色的低抖动和相位噪声特性，可极大地提升数据转换器的性能，并且也有利于其它相位噪声和抖动要求严苛的应用。
数据表：*附件：AD9517-1 12路输出时钟发生器，集成2.5GHz VCO技术手册.pdf

AD9517-1具有四路LVPECL输出（分为两对）和四路LVDS输出（分为两对）。可以将每路LVDS输出重新配置为两路CMOS输出。LVPECL输出的工作频率达1.6 GHz，LVDS输出的工作频率达800 MHz，CMOS输出的工作频率达250 MHz。

对于需要额外输出的应用，可使用AD9520和AD9522，二者具有晶振基准电压输入、零延迟或用于启动时自动配置的EEPROM。此外，AD9516和AD9518特性与AD9517相似，但输出组合不同。

每对输出均有分频器，其分频比和粗调延迟（或相位）均可以设置。LVPECL输出的分频范围为1至32。LVDS/CMOS输出的分频范围最高可达1024。

AD9517-1提供48引脚LFCSP封装，可以采用3.3 V单电源供电。将电荷泵电源(VCP)与5V电压相连时，可以使用外部VCO，它需要更宽的电压范围。独立的LVPECL电源可以为2.5 V至3.3 V（标称值）。

特性

• 低相位噪声锁相环(PLL)
  片内VCO的调谐频率范围为2.30 GHz至2.65 GHz
• 可选外部VCO/VCXO，最高达2.4 GHz
• 1路差分或2路单端参考输入
• 参考监控功能
• 自动恢复和手动参考
  切换/保持模式
• 支持最高250 MHz的LVPECL、LVDS或CMOS基准
• 可编程PFD路径延迟
• 可选数字或模拟锁定检测
• 2对800 MHz LVDS时钟输出
• 可以将每路LVDS输出重新配置为两路250MHz CMOS输出
• 2对1.6 GHz LVPECL输出
  每对输出共用1至32分频器和粗调相位延迟
  加性输出抖动：225 fs均方根值
  通道间偏斜成对输出小于10 ps
• 每对输出共用两个1至32级联分频器和粗调相位延迟
  加性输出抖动：275 fs均方根值
  可以精调每路LVDS输出的延迟(Δt)
• 上电时所有输出自动同步
• 提供手动输出同步
• 采用48引脚LFCSP封装

框图

时序图

引脚配置描述

典型性能特征

锁相环(PLL)
AD9517 集成了片内锁相环（PLL）和片内压控振荡器（VCO）。PLL 模块可与片内 VCO 配合使用，以创建完全锁相的环路，也可与外部 VCO 或压控晶体振荡器（VCXO）配合使用。PLL 需要一个外部环路滤波器，该滤波器通常由少量电容和电阻组成。环路滤波器的配置和组件有助于建立 PLL 的环路带宽和稳定性。

AD9517 的 PLL 可用于从输入参考频率生成时钟频率，这包括将参考频率转换为更高频率以便后续分频和分配。此外，PLL 还可用于清理输入抖动，并对噪声参考进行相位噪声抑制。PLL 的具体参数和锁定动态特性因应用而异。AD9517 的 PLL 具有高度的灵活性和深度，能够适应多种不同的应用和信号环境。

灵活的配置

AD9517 允许对 PLL 进行灵活配置，以适应各种参考频率、鉴频鉴相器（PFD）比较频率、VCO 频率（内部或外部 VCO/VCXO）以及锁相环动态特性。这通过各种设置来实现，包括 R 分频器、N 分频器、PFD 极性（仅适用于外部 VCO/VCXO）、防反冲脉冲宽度、电荷泵电流、内部 VCO 或外部 VCO/VCXO 的选择以及环路带宽。这些设置通过可编程寄存器进行管理（见表 52 和表 54），外部环路滤波器的设计也与之相关。

PLL 的成功运行和令人满意的性能在很大程度上取决于 PLL 设置的正确配置。外部环路滤波器的设计对于 PLL 的正常运行至关重要。深入了解 PLL 理论和设计有助于优化性能。ADIsimCLK™（V1.2 或更高版本）是一款免费程序，可帮助探索 AD9517 的功能特性以及设计 PLL 环路滤波器，可在 www.analog.com/clocks 网站获取。

鉴频鉴相器（PFD）

PFD 接收来自 R 计数器和 N 计数器的输入，并产生与它们之间的相位和频率差成比例的输出。PFD 包括一个可编程延迟元件，用于控制反冲脉冲宽度。此脉冲可确保 PFD 传输功能中不存在死区，并将参考杂散降至最低。反冲脉冲宽度由寄存器 0x017[1:0]设置。

需要注意的是，PFD 允许的最大频率存在限制，该限制又决定了反冲脉冲设置。反冲脉冲设置在表 2 的鉴频鉴相器参数中有详细说明。