ADCLK925超快型SiGe ECL时钟/数据缓冲器技术手册

概述
ADCLK905（单输入/单输出）、ADCLK907（双通道单输入/单输出）和ADCLK925（单输入/双输出）为超高速时钟/数据缓冲器，采用ADI公司专有的XFCB3硅锗(SiGe)双极性工艺制造。
数据表：*附件：ADCLK925超快型SiGe ECL时钟 数据缓冲器技术手册.pdf

ADCLK905/ADCLK907/ADCLK925内置全摆幅射极耦合逻辑（ECL）输出驱动器。对于PECL（正ECL）工作模式，将VCC偏置至正电源，将VEE 偏置至接地。对于NECL(负ECL)工作，VCC偏置至接地，VEE 偏置到负电源。

缓冲器具备95 ps的传播延迟、7.5 GHz的触发率、10 Gbps的数据速率以及60 fs的随机抖动(RJ)。

输入含有100 Ω的中心抽头片内端接电阻。提供VREF引脚用于偏置交流耦合输入。

ECL输出级旨在从各端将800 mW直接驱动至端接于VCC − 2 V的50 Ω负载，从而获得1.6 V的总差分输出摆幅

ADCLK905/ADCLK907/ADCLK925提供16引脚LFCSP封装。

应用

• 时钟和数据信号恢复和电平转换
• 自动测试设备(ATE)
• 高速仪器仪表
• 高速线路接收机
• 阈值检测
• 转换器时钟

特性

• 传播延迟：95 ps
• 反转率：7.5 GHz
• 典型输出上升/下降：60 ps
• 随机抖动(RJ)：60 fs
• 两个输入引脚上均有片内端电极
• 扩展工业温度范围：−40°C至+125°C
• 电源：2.5 V至3.3 V (VCC – V EE )

应用信息

电源/接地布局与旁路

ADCLK905/ADCLK907/ADCLK925缓冲器是为甚高速应用而设计的。因此，必须采用高速设计技术才能达到规定的性能。

对于负电源（VEE）和正电源（VCC）平面，使用低阻抗电源层是多层板设计中极为重要的部分。为开关电流提供最低阻抗的回流路径，可确保在目标应用中实现最佳性能。

对输入和输出电源进行充分旁路也很关键。应在每个电源引脚几英寸范围内放置一个1 μF的电解旁路电容接地。此外，还应尽可能靠近每个VEE和VCC电源引脚放置多个0.001 μF的高品质旁路电容，并通过冗余过孔连接到接地层。高频旁路电容应精心挑选，以实现最低的电感和等效串联电阻（ESR）。应严格避免寄生布局电感，以最大限度提高高频旁路的有效性。

输出级

只有采用合适的传输线端接，才能实现规定的性能。ADCLK905/ADCLK907/ADCLK925缓冲器的输出设计用于直接驱动800 mV电压进入50 Ω电缆或微带/带状线传输线，端接电阻为50 Ω，参考电压为VCC - 2 V。图25所示的PECL输出级在参考文献25中有详细说明。为实现最佳传输线匹配，若要传输高速信号，走线长度应小于1厘米，此时需采用微带线或带状线技术，以确保合适的转换时间，并防止过度的输出振铃以及与脉冲宽度相关的传播延迟偏差。

优化高速性能

与任何高速电路一样，恰当的设计和布局技术对于实现规定的性能至关重要。杂散电容、电感、电感电源和接地阻抗，或其他布局问题，都可能严重限制性能并导致振荡。信号和输出传输线的不连续性也会严重限制规定的抖动性能，降低有效输入数据速率。

在50 Ω的环境中，输入和输出匹配对性能有显著影响。该缓冲器为D和D输入引脚提供内部50 Ω端接电阻。返回端通常应连接到参考引脚（若有提供）。必须谨慎设置端接电位，使用陶瓷电容防止输入信号因端接回路中的寄生电感而产生不必要的畸变。如果输入直接耦合到信号源，必须注意确保引脚处于额定的输入差分和共模范围内。

如果回路浮空，器件会呈现100 Ω交叉端接，但此时信号源必须控制共模电压并提供输入偏置电流。

输入引脚之间设有静电放电（ESD）钳位二极管，以防止对输入转换器造成过度应力。如需钳位，建议使用合适的外部二极管。

缓冲器随机抖动

ADCLK905/ADCLK907/ADCLK925经过专门设计，可在较宽的输入转换速率范围内最大限度地降低附加随机抖动。只要有足够的电压摆幅，随机抖动受输入信号转换速率的影响最大。只要有可能，过大的输入信号都应使用快速肖特基二极管进行钳位，因为限幅器会降低转换速率。输入信号走线长度应小于几厘米，并且应采用低损耗电介质或具有良好高频特性的电缆。

典型应用电路