ADF4151小数N/整数N分频PLL频率合成器技术手册

概述

ADF4151结合外部电压控制振荡器(VCO)、环路滤波器和外部基准频率使用时，可实现小数N分频或整数N分频锁相环(PLL)频率合成器。

它能够与外部VCO器件配合使用，且与ADF4350尺寸兼容、软件兼容。该器件由低噪声数字鉴频鉴相器(PFD)、精密电荷泵和可编程参考分频器组成。它内置一个Σ-Δ型小数插值器，能够实现可编程小数N分频。INT、FRAC和MOD寄存器可构成一个总N分频器[N = (INT + (FRAC/MOD))]。RF输出相位可通过编程设置，适合要求输出与基准之间存在特定相位关系的应用。ADF4151还具有周跳减少电路，可进一步缩短锁定时间，而无需修改环路滤波器。

所有片内寄存器均通过简单的三线式接口进行控制。该器件采用3.0 V至3.6 V电源供电，不用时可以关断。

ADF4151采用5 mm × 5 mm封装。
数据表：*附件：ADF4151小数N 整数N分频PLL频率合成器技术手册.pdf

应用

• • 无线基础设施（W-CDMA、TD-SCDMA、WiMax、 GSM、PCS、DCS、DECT）
• 测试设备
• 无线局域网(LAN)、有线电视设备
• 时钟产生

特性

• 小数N分频频率合成器和整数N分频频率合成器
• RF带宽达3.5 GHz
• 3.0 V至3.6 V电源供电
• 1.8 V逻辑兼容
• 独立的电荷泵电源(V P )可在3 V系统中提供扩展的调谐电压（最高可达5.5 V）
• 可编程双模预分频器：4/5或8/9
• 可编程RF输出相位
• 三线式串行接口
• 模拟和数字锁定检测
• 开关带宽快速锁定模式
• 周跳减少

框图

时序特征

引脚配置描述

典型性能特征

电路描述

参考输入部分

参考输入级如图14所示。SW1和SW2通常是闭合开关，SW3通常是断开开关。掉电时，SW3闭合，SW1和SW2断开。这确保了在掉电期间**REF_{IN}**引脚不会有负载。

图14. 参考输入级

射频N分频器

射频N分频器可在锁相环（PLL）反馈路径中实现分频比。分频比由INT、FRAC和MOD值决定。

图15. 射频整数分频器

INT、FRAC、MOD和R计数器关系

INT、FRAC和MOD值与R计数器配合，能够生成间隔为鉴频鉴相器（PFD）频率分数倍的输出频率。更多信息请参见“射频合成器——实例”部分。

射频压控振荡器（VCO）频率（RF_{OUT}）公式为：

其中：

• **RF_{OUT}**是外部压控振荡器（VCO）的输出频率。
• INT是16位二进制计数器的预设分频比（对于4/5预分频器，为23至32,767；对于8/9预分频器，为75至65,535 ）。
• FRAC是分数除法的分子（0至MOD - 1）。
• MOD是预设分数模数（低噪声模式下为2至4095，低杂散模式下为50至4095 ）。

PFD频率（f_{PFD}）公式为：

其中：

• **REF_{IN}**是参考输入频率。
• D是**REF_{IN}**倍频位。
• R是10位二进制可编程参考计数器的预设分频比（1至1023 ）。
• T是**REF_{IN}**二分频位（0或1 ）。

整数N模式

如果FRAC = 0且寄存器2中的DB8（LDF）位设为1，合成器将在整数N模式下运行。寄存器2中的DB8（LDF）位应设为1，以实现整数N模式下的数字锁定检测。此外，如果抗锯齿脉冲宽度减小到3ns，可实现更低的相位噪声。此模式对分数N应用无效。

R计数器

10位R计数器可对输入参考频率（REF_{IN}）进行分频，以产生PFD的参考时钟。允许的分频比范围为1至1023。

鉴频鉴相器（PFD）和电荷泵

鉴频鉴相器（PFD）对R计数器和N计数器进行计数，并输出与两个计数器之间的相位和频率差成比例的信号。图16是PFD的简化示意图。

图16. PFD简化示意图
PFD包含一个可编程延迟元件，用于设置抗锯齿脉冲的宽度。PFD包括抗锯齿脉冲，其宽度可以是6ns（默认，用于分数N应用）或3ns（用于整数N模式）。此脉冲可确保PFD转换功能中不存在死区，并提供一致的参考杂散电平。