ADF4351集成VCO的宽带频率合成器技术手册

概述
ADF4351结合外部环路滤波器和外部基准频率使用时，可实现小数N分频或整数N分频锁相环(PLL)频率合成器。

ADF4351具有一个集成电压控制振荡器(VCO)，其基波输出频率范围为2200 MHz至4400 MHz。此外，利用1/2/4/8/16/32/64分频电路，用户可以产生低至35 MHz的RF输出频率。对于要求隔离的应用，RF输出级可以实现静音。静音功能既可以通过引脚控制，也可以通过软件控制。同时提供辅助RF输出，且不用时可以关断。

所有片内寄存器均通过简单的三线式接口进行控制。该器件采用3.0 V至3.6 V电源供电，不用时可以关断。
数据表：*附件：ADF4351集成VCO的宽带频率合成器技术手册.pdf

应用

• 无线基础设施（W-CDMA、TD-SCDMA、WiMAX、GSM、PCS、DCS、DECT）
• 测试设备
• 无线局域网(LAN)、有线电视设备
• 时钟产生

特性

• 输出频率范围：35 MHz至4400 MHz
• 小数N分频频率合成器和整数N分频频率合成器
• 具有低相位噪声的VCO
• 可编程的1/2/4/8/16/32/64分频输出
• 典型RMS抖动：0.3 ps rms
• EVM：0.4%（典型值，2.1 GHz）
• 电源：3.0 V至3.6 V
• 逻辑兼容性：1.8 V
• 编程双模预分频器：4/5或8/9
• 可编程的输出功率
• RF输出静音功能
• 三线式串行接口
• 模拟和数字锁定检测
• 在宽带宽内快速锁定模式
• 周跳减少

框图

时序图

引脚配置描述

典型性能特征

电路描述

参考输入部分

参考输入级如图16所示。SW1和SW2开关通常闭合，SW3开关通常断开。掉电时，SW3闭合，SW1和SW2断开。这样，在掉电期间，**REF_{IN}**引脚不会有负载。

射频N分频器

射频N分频器可在锁相环（PLL）反馈路径中实现分频比。该分频比由INT、FRAC和MOD值决定，如图17所示。

INT、FRAC、MOD和R计数器关系

INT、FRAC和MOD值与R计数器配合，能够生成间隔为鉴频鉴相器（PFD）频率分数倍的输出频率。更多信息请参见“射频合成器——实例”部分。

射频压控振荡器（VCO）频率（RF_{OUT}）公式为：
[ RF_{OUT}=f_{PFD}times(INT+(FRAC/MOD)) ] （1）
其中：

• **RF_{OUT}**是压控振荡器（VCO）的输出频率。
• INT是16位二进制计数器的预设分频比（对于4/5预分频器，为23至32,767；对于8/9预分频器，为75至65,535 ）。
• FRAC是分数除法的分子（0至MOD - 1）。
• MOD是预设分数模数（2至4095 ）。

PFD频率（f_{PFD}）公式为：
[ f_{PFD}=REF_{IN}timesfrac{(1 + D)}{(Rtimes(1 + T))} ] （2）
其中：

• **REF_{IN}**是参考输入频率。
• D是**REF_{IN}**倍频位（0或1）。
• R是10位二进制可编程参考计数器的预设分频比（1至1023 ）。
• T是**REF_{IN}**二分频位（0或1 ）。

整数N模式

如果FRAC = 0且寄存器2中的DB8（LDF）位设为1，合成器将在整数N模式下运行。寄存器2中的DB8（LDF）位应设为1，以实现整数N模式下的数字锁定检测。

R计数器

10位R计数器可对输入参考频率（REF_{IN}）进行分频，以产生PFD的参考时钟。允许的分频比范围为1至1023。

鉴频鉴相器（PFD）和电荷泵

鉴频鉴相器（PFD）对R计数器和N计数器进行计数，并输出与两个计数器之间的相位和频率差成比例的信号。图18是PFD的简化示意图。

PFD包含一个可编程延迟元件，用于设置抗锯齿脉冲的宽度。此脉冲可确保PFD转换功能中不存在死区，并提供一致的参考杂散电平。寄存器1中的DB22位用于设置抗锯齿脉冲宽度（ABP），具体如下：

• 当DB22位设为0时，ABP宽度编程为6ns，这是分数N应用的推荐值。
• 当DB22位设为1时，ABP宽度编程为3ns，这是整数N应用的推荐值。

对于整数N应用，通过使能较短的带内相位噪声脉冲宽度，可改善带内相位噪声。PFD频率最高可达90MHz。在此模式下使用PFD时，必须禁用寄存器1中的VCO频段选择位（DB28）。