ADF4360-9集成VCO的时钟发生器PLL技术手册

概述
ADF4360-9是一款集成电压控制振荡器(VCO)的整数N分频频率合成器，中心频率由外部电感设置，VCO频率范围为65 MHz至400 MHz。

附加的分频器级可以对VCO信号进行分频。CMOS电平输出相当于经过2到31之间的整数值分频的VCO信号。如果需要，此分频信号可以进一步进行二分频处理。

所有片内寄存器均通过简单的三线式接口进行控制。该器件采用3.0 V至3.6 V电源供电，不用时可以关断。
数据表：*附件：ADF4360-9集成VCO的时钟发生器PLL技术手册.pdf

应用

• 系统时钟产生
• 测试设备
• 无线局域网(LAN)
• 有线电视设备

特性

• 主输出频率范围：65 MHz至400 MHz
• 辅助分频器值为2至31，输出范围为1.1 MHz至200 MHz
• 3.0 V至3.6 V电源供电
• 1.8 V逻辑兼容
• 整数N分频频率合成器
• 可编程输出功率水平
• 三线式串行接口
• 数字锁定检测
• 软件省电模式

框图

时序特征

引脚配置描述

典型性能特征

电路描述

参考输入部分

参考输入级如图16所示。SW1和SW2通常为闭合开关，SW3通常为断开开关。当启动掉电模式时，SW3闭合，SW1和SW2断开。这确保了在掉电期间**REF_{IN}**引脚不会产生负载。

N计数器

CMOS N计数器可在锁相环（PLL）反馈计数器中实现宽范围的分频比。当压控振荡器（VCO）输出频率为400MHz或更低时，该计数器可正常工作，以避免混叠，此时它也被称为B计数器。它能够生成仅以参考频率除以R为间隔的输出频率。VCO频率公式为：

其中：

• **f_{VCO}**是VCO的输出频率。
• B是13位二进制计数器的预设分频比（3至8191 ）。
• **f_{REF_{IN}}**是外部参考频率。
• R是VCO分频比。

R计数器

14位R计数器可对输入参考频率进行分频，以产生鉴频鉴相器（PFD）的参考时钟。允许的分频比范围为1至16,383。

鉴频鉴相器（PFD）和电荷泵

PFD对R计数器和N计数器（N = B）进行计数，并输出与两个计数器之间的相位和频率差成比例的信号。图17是PFD的简化示意图。

PFD包含一个可编程延迟元件，用于控制抗锯齿脉冲的宽度。此脉冲可确保PFD转换功能中不存在死区，并将相位噪声和参考杂散降至最低。R计数器中的两位（ABP2和ABP1，见图25）用于控制脉冲宽度。

锁定检测

LD引脚输出锁定检测信号。数字锁定检测为高电平有效。当R计数器中的锁定检测精度（LDP）锁存器设为0，且在连续三个鉴相器周期内相位误差小于15ns时，锁定检测信号置为高电平。

当LDP设为1时，连续五个周期内相位误差小于15ns可确定锁定状态。锁定检测信号将保持高电平，直到在后续鉴相器周期中检测到相位误差大于25ns。

输入移位寄存器

ADF4360 - 9的数字部分包括一个24位输入移位寄存器、一个14位R计数器和一个18位N计数器，其中N计数器由一个5位A计数器和一个13位B计数器组成。数据在CLK的每个上升沿以最高有效位（MSB）优先的方式移入24位移位寄存器。数据在LE的上升沿锁存到四个相关寄存器中。移位寄存器的复位锁存器由控制位（C2、C1）决定。