概述
ADF4007是一款高频分频器/PLL频率合成器,可用于各种通信应用。RF端工作频率可达7.5 GHz,PFD端工作频率可达120 MHz。它由低噪声数字鉴频鉴相器(PFD)、精密电荷泵和分频器/预分频器组成。分频器/预分频器值可以通过两个外部控制引脚设置为四个值中的一个(8、16、32或64)。参考分频器固定设置为2,外部REFIN频率最高可达240 MHz。
如果频率合成器与外部环路滤波器和电压控制振荡器(VCO)一起使用,则可以实现完整的锁相环(PLL)。其带宽极高,因此许多高频系统可以省去倍频器,从而简化系统架构并降低成本。
数据表:*附件:ADF4007高频分频器 PLL频率合成器技术手册.pdf
应用
特性
框图
引脚配置描述
工作原理
参考输入部分
参考输入级如图9所示。SW1和SW2通常处于闭合状态,SW3通常处于断开状态。当启动掉电模式时,SW3闭合,SW1和SW2断开。这确保了在掉电时参考引脚((REF_{IN}))不会有负载。

射频输入部分
射频输入级如图10所示。其后接一个两级限幅放大器,以生成预分频器所需的电流模式逻辑(CML)时钟电平。

预分频器P
预分频器以CML电平工作,它从射频输入级获取时钟信号,并将其分频到适合鉴频鉴相器(PFD)的频率。预分频器可选择为8、16、32、64或128 ,在本合成器中有效地作为N值使用。N1和N2设置预分频器的值。应选择预分频器值,使预分频器输出频率始终小于或等于120 MHz(PFD的最大指定频率)。因此,对于4 GHz的射频频率,预分频器值64有效,但32无效。压控振荡器(VCO)频率公式为:
R计数器
R计数器固定设置为2。它将输入参考频率除以2,以产生送往鉴频鉴相器(PFD)的参考时钟。
鉴频鉴相器(PFD)和电荷泵
鉴频鉴相器接收来自R计数器和N计数器(预分频器P)的输入,并输出一个与两者之间相位和频率差成正比的信号。图11是简化示意图。鉴频鉴相器包含一个固定的3 ns延迟元件,用于控制抗反冲脉冲的宽度。此脉冲功能确保了鉴频鉴相器传递函数中不存在死区,并将相位噪声以及参考杂散降至最低。

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