AD9951 400 MSPS、14位DAC、1.8 V CMOS直接数字频率合成器技术手册

概述
AD9951是一款直接数字频率合成器(DDS)，内置一个14位DAC，工作速度最高达400 MSPS。它采用先进的DDS技术，内置一个高速、高性能DAC，构成数字可编程的完整高频合成器，能够产生最高达200 MHz的频率捷变模拟输出正弦波。AD9951专为提供快速跳频和精密调谐分辨率（32位频率调谐字）而设计。AD9951频率调谐字和控制字均通过串行I/O端口载入。

AD9951额定工作温度范围为–40°C至+105°C扩展工业温度范围。
数据表：*附件：AD9951 400 MSPS、14位DAC、1.8 V CMOS直接数字频率合成器技术手册.pdf

应用

• 捷变本振(LO)频率合成
• 可编程时钟发生器
• 测试与测量设备
• 声光设备驱动器

特性

• 400 MSPS内部时钟速度
• 集成14位数模转换器(DAC)
• 32位调谐字
• 相位噪声：≤ −120 dBc/Hz（1 kHz偏移，DAC输出）
• 出色的动态性能

  80 dB SFDR（AOUT为160 MHz，±100 kHz偏移时）

• 串行I/O控制
• 1.8V电源
• 软件和硬件控制的断电功能
• 48引脚TQFP/EP封装
• 支持大部分数字输入的5 V输入电平
• 锁相环(PLL) REFCLK乘法器（4x至20x）
• 单晶体驱动的内部振荡器
• 相位调制功能
• 多器件同步

框图

引脚配置描述

典型性能特征

建议的应用电路

工作原理

组件模块

直接数字合成（DDS）核心
DDS 的输出频率 (f_o) 是系统时钟频率 (SYSCLK) 、频率调谐字 (FTW) 的值以及累加器容量（在本案例中为 $2^{32}** ）的函数。DDS 的确切关系由以下公式给出，其中 **f_s$ 定义为系统时钟频率。

相位累加器输出的值通过 COS(x) 函数模块转换为幅度值，并路由到 DAC。

在某些应用中，需要将输出信号强制为零相位。简单地将 FTW 设置为 0 并不能实现这一点，因为这只会使 DDS 保持其当前值。因此，需要一个控制位来将相位累加器输出强制为零。

上电时，清零相位累加器位设置为逻辑 1，但该位的缓冲存储器被清零（逻辑 0）。因此，上电时，相位累加器保持清零状态，直到首次发出 I/O 更新。

锁相环（PLL）
PLL 允许对 REFCLK 频率进行乘法运算。乘法运算通过对控制功能寄存器 2 中的 5 位 REFCLK 乘法器部分（位 <7:3>）进行编程来实现。

当编程值范围为 0x04 到 0x14（十进制 4 到 20 ）时，PLL 将 REFCLK 输入频率乘以相应的十进制值。但是，PLL 的最大输出频率限制为 400 MHz。每当 PLL 值发生变化时，用户必须留出时间让 PLL 锁定（约 1 毫秒）。

通过编程一个不在 4 到 20（十进制）范围内的值，可以绕过 PLL。绕过 PLL 时，PLL 会关闭以节省功耗。

时钟输入
AD9951 支持多种时钟方法。通过片上振荡器和/或外部输入时钟（PLL）支持差分或单端输入时钟，并通过用户可编程位启用。AD9951 可以配置为六种工作模式之一来生成系统时钟。

这些模式通过 CLKMODESELECT 引脚进行配置，CFR1<4> 和 CFR2<7:3>。请注意，CLKMODESELECT 引脚符合 1.8 V 逻辑电平，将 CLKMODESELECT 引脚连接到逻辑高电平可启用片上振荡器电路。启用片上振荡器后，将 AD9951 与外部晶体连接到 REFCLK 和 REFCLKB 输入，以在 20 MHz 至 30 MHz 范围内生成低频参考时钟。该振荡器的信号在传输到芯片其余部分之前会经过缓冲。此缓冲信号可通过 CRYSTAL OUT 引脚获得。位 CFR1<4> 可用于启用或禁用缓冲器，从而打开或关闭系统时钟。振荡器本身不会在启动期间断电，以避免长时间启动时间，这与打开晶体振荡器不同。将 CFR2<9> 写入逻辑高电平可启用晶体振荡器输出缓冲器；将 CFR2<9> 写入逻辑低电平可禁用振荡器输出缓冲器。

将 CLKMODESELECT 连接到逻辑低电平可禁用片上振荡器及其振荡器输出缓冲器。振荡器禁用后，必须由外部振荡器提供 REFCLK 和/或 REFCLKB 信号。对于差分工作，这些引脚由互补信号驱动。对于单端工作，应将一个 0.1 μF 电容器连接到未使用引脚与地之间，以实现去耦电源。电容器就位后，时钟输入引脚的电压应为 1.35 V。此外，PLL 可用于将参考频率乘以 4 到 20 范围内的整数值。表 4 总结了工作模式。请注意，PLL 乘法器由 CFR2<7:3> 位控制，与 CFR1<4> 位无关。