MAX9310A 1:5时钟驱动器，可选择LVPECL输入/单端输入与LVDS输出技术手册

概述
MAX9310A是一种快速，低扭曲1:5差分驱动器，具有可选的LVPECL输入和LVDS输出,设计应用于时钟分配。这种器件的特点是具有340ps的极低传输延迟和48mA的电源电流。

MAX9310A工作在3V至3.6V电源范围，适用于3.3V系统。通过2:1输入多路复用器，选择两路差分输入中的一路。输入选择是由CLKSEL引脚控制。

这种器件也具有同步使能功能的特点。MAX9310A的LVPECL输入可由差分或单端信号驱动。提供一个参考电压输出V BB ，以便应用于单端输入，此器件也可接收差分HSTL信号。

MAX9310A提供节省空间的20引脚TSSOP封装，可工作在-40°C至+85°C的宽温度范围。
数据表：*附件：MAX9310A 1比5时钟驱动器，可选择LVPECL输入 单端输入与LVDS输出技术手册.pdf

应用

• 自动测试设备(ATE)
• 局端背板时钟分配
• 数据和时钟驱动器与缓冲器
• DSLAM
• 无线基站

特性

• 保证1.0GHz工作频率
• 8.0ps输出至输出扭曲
• 340ps传输延迟
• 接收LVPECL和差分HSTL输入
• 同步输出使能/禁止
• 两路可选择的差分输入
• 3V至3.6V电源电压
• 用于单端工作的片内参考电压
• ESD保护：±2kV (人体模型)
• 输入开路时,输入偏置电阻驱动输出为低

应用电路

DC电气特性

典型操作特性

引脚配置描述

详细说明

MAX9310是一款低偏斜的1:5差分驱动器，具备两个可选的LVPECL输入和LVDS输出，适用于时钟分配应用。选通时钟接收差分输入信号，并将其复制到五个独立的差分LVDS输出。输入由内部偏置电阻进行偏置，当输入开路时，输出为差分低电平。该芯片支持单端输入操作，器件保证在高达1.0GHz的频率下工作，LVDS输出电平符合EIA/TIA - 644标准 。

MAX9310A的设计工作电压范围为3V至3.6V，适用于标称3.3V电源的系统。

差分LVPECL输入

MAX9310A有两个差分对，用于接收LVPECL/HSTL输入信号，并且可通过VBB电压基准配置为接受单端LVPECL输入。每个差分输入对都能独立进行端接。一个选择引脚（CLKSEL）用于激活所需的输入。施加到输入的差分信号的最大幅度为3V。差分信号的高电平和低电平（VHD和VLD）以及差分输入电压（VIH - VIL）可同时应用。

单端输入和VBB

差分输入可配置为通过VBB参考电压接受单端输入。在非反相情况下，通过将VBB连接到CLK_输入并施加单端信号到CLK_输入来产生单端输入。类似地，在反相情况下，通过将VBB连接到CLK_输入并施加单端信号到CLK_输入来产生单端输入。使用差分配置的单端输入（带VBB）时，单端输入可以由Vcc和地驱动，或者由一个单端LVPECL信号驱动。注意，单端信号的摆幅至少为95mV。

同步使能

MAX9310的输出在差分低电平状态下同步使能和禁用，以消除选通时钟脉冲中的短脉冲。EN连接到输入的边沿触发D触发器的置位端。上电后，将EN驱动为低电平并切换所选时钟输入以启用输出。输出在EN下降沿时使能。EN下降沿时，输出设置为所选时钟输入的差分低电平状态（图3） 。

输入偏置电阻

内部偏置电阻确保在输入（差分）未连接的情况下输出为低电平。反相输入（CLK_）通过一个75kΩ下拉电阻偏置到地，同相输入（CLK_）通过一个75kΩ上拉电阻偏置到Vcc。

差分LVDS输出

LVDS输出必须按照典型应用电路所示，在Q和Q之间用100Ω电阻进行端接。输出具有短路保护功能。

使用VBB参考电压输出时，通过一个0.01μF陶瓷电容将VBB旁路到地。如果不使用VBB参考电压，则将其悬空。VBB参考电压可吸收或提供500μA电流。对于依赖VBB参考电压的输入，请使用VBB参考电压。