低触发电压的可控硅结构保护电路设计的详细介绍

低触发电压的可控硅 ESD 保护结构的设计

摘要：当前的集成电路设计中大量采用了可控硅的设计结构来进行 ESD 的保护，但是一般的SCR 保护结构很难满足现在低电压，以及一些特殊要求的集成电路 ESD 保护的要求。研究一种低触发电压的可控硅结构保护电路，通过和工艺寄生参数的结合，满足了低触发电压的设计要求。

关键词：集成电路设计；静电保护；可控硅结构；触发电流

1  引言

静电放电（ESD）对 CMOS 集成电路的可靠性构成了很大威胁[1]。随着集成电路设计水平的提高和应用领域的扩大，对于 CMOS 集成电路来说，由于特征尺寸较小，电源电压较低，ESD 保护仅仅采用传统的二极管结构已经不能满足要求。目前广泛使用的 ESD 保护电路中，可控硅（SCR）结构具有单位面积下最高的 ESD 保护性能[2]，同时具有很好的大电流特性[3]。如图 1 所示，是常用的 SCR 结构示意图。

在 P 型衬底上有相邻的 N 阱及 P 阱, P 阱中的 P 型注入区，P 阱中的 N 型注入区，N 阱中的 P 型注入区，N 阱中的 N 型注入区组成了 PNPN 半导体结构。

图 2 为图 1 所示 SCR 保护结构的等效电路图。其结构包含一个寄生 PNP 三极管 Q1，一个寄生 NPN 三极管 Q2，以及寄生电阻 R1，R2。

图 1 所示 SCR 保护结构的触发电压为 P 阱和 N 阱所形成 PN 结的雪崩击穿电压。一般情况下 P 阱和 N 阱的掺杂浓度较低，触发电压通常大于几十伏。在这种情况下，有可能 SCR 保护结构还未开启，CMOS 集成电路的内部电路由于 ESD 放电而被损坏。

为了降低 SCR 保护结构的触发电压，同时满足电路应用中大触发电流的要求，本文设计了一种改进的 SCR 保护结构，可以有效地解决上述问题。

2  高触发电流和低开启电压的 SCR 结构的设计

LVTSCR 的设计原理。对于低压触发的 SCR（Low-Voltage Triggered SCR，LVTSCR）的设计结构，从 ESD 放电的原理[4]来看，主要考虑在正向的 ESD 脉冲下（即 I/O PAD 为正电位，GND 为零电位），器件中由 N 型注入区，P 阱，N 型注入区组成的 NMOS 管会发生雪崩击穿,并导致寄生的 PNP 三极管，和寄生的 NPN 三极管开启和泄放 ESD 电流. 而在反向的 ESD 脉冲下（即 I/O PAD 为负电位，GND 为零电位），整个 LVTSCR 器件表现为一个正偏的二极管特性。由于 LVTSCR的触发电压为器件内的 NMOS 管的雪崩击穿电压，LVTSCR 保护结构的触发电压远远小于图 1 中所示的SCR 保护结构[5]。

但是，实际应用表明，SCR 器件的失效部位绝大多数是在发生雪崩击穿的 NMOS 管上。NMOS 管虽然降低了整个 SCR 保护结构的触发电压，但是它的ESD 水平限制了 SCR 保护结构的 ESD 防护水平。

根据上述设计原理，本文提出的低触发电压的可控硅（SCR）静电放电保护器件，能充分发挥 SCR 结构具有的大电流特性和保护能力，提供一个较高的ESD 防护水平,具体结构见图 3。

本文提出的可控硅结构包括 P 型衬底，P 型衬底上通过注入形成 N 阱和 P 阱区域。在 N 阱区域内通过注入形成 N 型注入区和 P 型注入区，N 型注入区和 P 型注入区与器件的第一输入端 I/O PAD 相连。在 P 阱区域内包含有 N 型注入区和 P 型注入区。两个 N 型注入区之间的表面具有栅氧化层，栅氧化层的表面是通过多晶硅淀积形成的栅极。N 型注入区通过一个电阻与器件的第一输入端 I/O PAD 相连，N 型注入区，P 型注入区和多晶硅栅极与器件的第二输入端 GND 相连。

与现有的 SCR 结构比较，本文提出的静电放电保护结构中，P 阱内的 N 型注入区与器件的第一输入端 I/O PAD 是通过一个电阻相连，而图三中NMOS 管的漏极通过 N 阱与第一输入端 I/O PAD 相连。现有的 SCR 结构的失效部位绝大多数是在发生雪崩击穿的 NMOS 管上。由于在正向的 ESD 放电时（即 I/O PAD 为正电位，GND 为 零电位），除了前述的 PNPN 电流泄放通路外，NMOS 管下方的 N 型注入区，P 阱，Ｎ 型注入区所形成的寄生 NPN 三极管也是 ESD 电流的泄放通路。通常 NPN 管的电流泄放能力不如 PNPN 结构，因此最先损坏的是上述的 NMOS 管。

本文提出的静电放电保护结构与现有的 SCR 不同之处在于 NMOS 管的漏极与第一输入端 I/O PAD是通过一个电阻相连，通过适当选择此电阻的阻值，可以限制流过 NMOS 管下方寄生 NPN 三极管的电流，以防止此三极管在 ESD 放电时的损坏。电阻的阻值也不能选择得过大，否则上述的 PNPN 结构不足以被触发导通。在此条件下，本文提出的 SCR 静电放电保护器件，电流泄放能力完全由 PNPN 结构决定，因此能充分发挥 SCR 结构具有的大电流特性和保护能力，提供一个较高的 ESD 防护水平。

3  SCR 结构的实际电路应用

基于上述的设计考虑，在实际的多个电路中采用了上述的 LVTSCR 结构，取得了很好的防护效果。具体的电路说明如下。

3.1 一般 input 的 SCR 结构

对于输入端，加入了 PMOS 和二极管的结构，来确保输入端对外部的正负 ESD 脉冲都有保护能力（图 4）。

3.2 一般 output 的SCR结构

对于输出端的保护，从实验结果来看，只采用 PMOS+SCR 的结构，也可以取得很好的保护效果（图 5）。

3.3  I2C I/O 口的 SCR 结构

对于 I2C 的 I/O 结构，需要较大的触发电流来满足电路的功能。上述的结构，可以很好地满足设计的要求[6]。

通过上述结构的 SCR 保护结构，可以达到 4 kV 的 ESD 保护能力，同时器件的防止 LATCHUP 的能力也大为提高。可以满足器件作为工业级的 ESD 水平的应用（图 6）。

4  结语

SCR 结构的设计很复杂，器件工艺、版图设计，以及具体的电路都会影响 ESD 的实际水平。本文的设计思路可以应用到其他的 SCR 设计中，ESD 水平还可以得到一定的提高[7]。