如何采用铜互连单大马士革工艺制作超厚金属铜集成电感的概述

摘要：成功开发超厚介质膜的淀积和刻蚀工艺、超厚金属铜的电镀和化学机械研磨等工艺，采用与 CMOS 完全兼容的铜互连单大马士革工艺制作了超厚金属铜集成电感。该超厚金属铜电感在 1~3 GHz 频率范围内的电感值均匀，在 2.5 GHz 频率下的 Q 值达到 11。并且进一步研究了线圈圈数、金属线宽和金属间距对电感值和 Q 值的影响。

在射频集成电路（RFIC）工艺中，硅衬底螺旋电感（SIOS）是影响许多 RF 集成电路性能的关键部分，使用高 Q 值的片上集成电感，可以提高 RF 模块电路的可靠性和电路设计效率。常用于提高电感 Q 值的一种方法是采用高阻衬底（2 kΩ•cm）来降低衬底的寄生效应，但这种方法与传统 CMOS 工艺不兼容。因为在 CMOS 或者 BiCMOS 工艺中，衬底的电阻率一般不会超过 30 Ω•cm[1-3]。另一种提高集成电感 Q 值，且与 CMOS 兼容的方法是采用铜互连技术降低金属线圈电阻。因为电感的 Q 值是与金属线圈电阻成反比的，减小金属线的电阻是增加 Q 值最有效的方法[4-5]。增加金属线宽和厚度都可以降低电阻，但增加线宽会影响集成度，同时也会增加寄生电容，从而影响其工作频率，增大电感和衬底的耦合。在工艺上，金属的厚度也不能无限制的增加，当铝线的厚度超过 3 μm，线条很容易断裂，同时会给刻蚀工艺带来很大的挑战。

铜由于具有较低的电阻率（1.7 μΩ•cm）在理论上可以替代铝，作为电感，并且有效降低金属线圈电阻。目前工业中，铜互连采用大马士革结构的镶嵌工艺和化学机械抛光（CMP）平坦化代替了刻蚀工艺，因此铜线可以比铝线做得更厚，金属线圈电阻更小。本文对超厚金属铜互连工艺进行了研究，制备了一种与 CMOS 工艺完全兼容的超厚铜电感，并对其性能进行了系统的测试研究。

1  工艺流程和工艺特性

1.1  工艺流程

综合考虑电感的大小、Q 值、可靠性、工艺的复杂性和兼容性等各方面的影响，我们采用厚绝缘衬底结构。这种结构的线圈虽然没有牺牲层结构的线圈性能突出，但由于厚绝缘层对衬底寄生效应的削弱，同样可以获得性能较好的电感。采用离衬底较远的金属层（Thick Top Metal，MTT）作电感，可以减少衬底和金属层之间的电磁场耦合在衬底中引起的损耗。具体工艺方法是，采用铜单大马士革工艺，按金属层次划分，主要包括 5 个工艺模块：MTT、VT2、MT、VT1 和 Mx。

1.2 工艺特性

采用低电阻率且离衬底较远的厚铜金属（Thick Top Metal，MTT）作电感。工艺上存在的技术难点，主要包括超厚介质膜的淀积和刻蚀、超厚铜的电镀（ECP）和 CMP、抑制铜原子在硅和二氧化硅中的扩散等问题。本文采用 3.3 μm 的超厚金属铜作片上螺旋电感，该超厚金属 Cu 层设计规则最小金属线宽/最小金属间距为 2.5 μm /2 μm，最大金属宽线宽 45 μm，其最为关键的工艺是超宽超厚线条的刻蚀和大面积铜的 CMP。

1.2.1 顶层金属（MTT）刻蚀工艺

顶层金属（MTT）的介质膜采用等离子增强化学沉积（PECVD）TEOS 3.3 μm，光刻后采用 AMAT eMax 刻蚀设备刻蚀出不同线宽的图形, 刻蚀气体为C4F6。图 1 是刻蚀后不同线宽的形貌图，从图中可以看出，刻蚀后线宽为 2.5 μm 和线宽为 15 μm 的 Trench 形貌完好，并且得到了均匀的 Trench 底部（Trench 底部过刻蚀量为 1 000 ~ 1 100  Å）。

1.2.2 顶层厚铜（MTT）的CMP工艺

由于不同的图形（不同线宽及间距）在进行 ECP工艺后的表面形貌不同，因此经过 CMP 后各图形区域的金属厚度和 Dishing 情况也存在不同，如表 1 所示。对于各种不同线宽的金属厚度及 Dishing均在工艺规范内。

图 2 是经过 PVD、ECP 和 CMP 平坦化工艺后的 XSEM 图。从图可以看出，顶层金属厚度大于 2.9 μm。同时，设计值为 10 μm 的电感线圈，完成刻蚀以及 CMP 后顶部和底部线宽分别为 10.000 μm 和 9.743 μm。金属线厚度和宽度均达到设计标准并且沟槽形貌良好，中心（a）和边缘（b）差别不大，说明刻蚀和 CMP 均匀性都很好。

2  电感性能结果与讨论

2.1 WAT 测试

本文对 3.3 μm 金属层 MTT（Thick Top Metal）Meander-Fork 结构进行了电学测试。线宽 2.5 μm、间距 2 μm、长 0.2 m 的 Meander 方块电阻如表 2 所示。

根据业内标准，金属宽度/间距（W/S）为 2.5 μm / 2 μm 结构的 Rs 为 5.21 mΩ/□，而本文 Rs 均值为5.6 mΩ/□，比业内标准稍大，原因是 ECP 铜的晶粒较小，加上 ECP 后退火温度较低，从而导致铜的电阻率稍微偏高。

图 3 是 Meander-Fork 结构（W/S=2.5 μm/2 μm，Length= 0.2 m）上的漏电测试结果，漏电流水平为 1×10-13 A 左右，在业内标准规范内，工艺正常。

2.2  电感测试结果与分析

电感的测试系统由 E8363B 网络分析仪和微波探针台组成，该测试系统可以测试散射 S 参数。螺旋电感被安放在两个 GSG（ground-singal-ground）的探头之间，测量时硅衬底通过测试夹从背面接地。利用公式将所测量的散射 S 参数转化为导纳 Y 参数，再求得电感值和 Q 值。电感值主要受包括几何参数（面积、形状、宽度、间距、圈数）和工艺参数（衬底电阻率、金属电阻率、衬底和线圈距离）的影响。

本文通过对 2 层金属进行 RF 测试，对电感性能的 3 个主要参数：品质因子 Q、串联电阻 Rs 以及串联电感 L 进行了初步的评估。对于单端电感的性能比较（频率范围 100 MHz～5 GHz），涉及的主要结构参数有 Dout（电感外径）、W（金属宽度）、S（金属间距）和 N（电感圈数）。

2.2.1 不同电感圈数N的电感性能分析

图4（a）是不同圈数 N 的螺旋电感的 Q 值（Dout = 200 μm、W = 10 μm、S = 2 μm）。当频率 Freq 小于 1.0 GHz 时，片上电感的输入阻抗以感抗为主，6 条曲线 Q 值几乎重合。此时 N 增加对 Q 值得影响可以忽略，且随着频率的升高，寄生电容的作用越来越大，Q 值渐渐增大。当频率 Freq 大于 1.5 GHz 时 Q 值开始下降，原因包括：（1）随着圈数 N 的增加，Din 变小，无论金属线圈的损耗，还是衬底的损耗都增大[6]。（2）高频时，趋肤效应变得显著，圈数增加，导致串联电阻 Rs 增加（如图 4（b））。（3）圈数增加，也导致寄生电容的增加，从而引起电场能的峰值上升，导致 Q 值的减小。

图 4（c）是不同线圈数下电感 L 值随频率变化趋势图，从图中也可得知，电感圈数越大，其电感值 L 也相应增大。

图 4（d）是频率在 1 GHz 时，电感的品质因子 Q 和电感值 L与圈数 N 的关系曲线。当 N ≤ 4.5 时，L 随 N 增加而线性增大。N > 4.5 时，L 变化趋缓，即增加 N，对电感值的影响变小。

综上分析不同 N 对 Q，L 的影响，可以得出当芯片面积受限时，电感圈数的增加对其低频应用影响不大。但频率升高后，寄生电容的作用变大，且 N 增加对 L 值贡献越来越小，此时应选用圈数较少的中空电感结构。

2.2.2  不同金属间距 S 的电感性能分析

图 5 为不同电感间距 S 对传统结构电感值 L 和 Q 值的影响（Dout = 200 μm，W = 10 μm， N=3.5）。从图 5 可以得知，从间距 2 μm 开始，间距越小，其 Q 值越低，而电感值越大。这是由于减小间距，使得组成电感的金属线圈间的寄生电容的增加，导致 Q 值的下降。间距的减小，导致组成电感的各部分线段互感增加，从而电感值增加。

2.2.3 不同金属线宽 W 的电感性能分析

图 6 为不同金属线宽 W 对电感值 L 和 Q 值的影响（Dout = 200 μm，S = 2 μm，N = 3.5）。如图 6（a）所示，当金属导体线宽变小时，电感的品质因子 Q 呈增大趋势。Q 值在低频段增加达到 11，随即在高频段降低，其原因是在外径不变情况下，随着宽度的增加，金属横截面积必然增大，从而使串联电阻减小，Q 值增加。然而在较高频段，由于趋肤效应和邻近效应，串联电阻上升，从而导致 Q值下降。图 6（b）中较窄线宽（W = 2 μm）的电感值较大，这是横截面积较小的线圈产生较大的互感和外部磁通[7]。线宽的增加也会影响集成度，同时产生寄生电容，从而影响其工作频率，增大电感和衬底耦合，导致 Q 值的下降。

3  结语

本文采用铜互连单大马士革工艺，制备了超厚金属铜集成电感。对超厚铜电感中关键工艺模块进行了开发，包括超厚介质膜的淀积和刻蚀、超厚金属 Cu 的电镀和 CMP 工艺等，刻蚀后沟槽形貌良好，CMP 后金属 Cu 的厚度和线宽均达到设计标准。对所制备的超厚金属铜电感进行电学测试结果表明：电感 Q 值最高可达到 11（频率为 2.5 GHz）。在 1~3 GHz 范围内，电感值较均匀。不同线圈圈数，金属线宽和金属间距对超厚金属 Cu 电感的电感值 L 和 Q 值均有不同影响。该方法研制的铜电感和 CMOS 集成电路工艺完全兼容，具有广阔的应用前景。