璞致PZSDR 软件无线电开发板系列板卡之P201Mini P203Mini 硬件说明—AD9361 AD9363

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第一章：产品概述

1.1产品概述

璞致软件无线电 PZSDR 系列包括了众多产品类别，本文介绍的是

P201Mini/P203Mini 两款，两款硬件完全兼容，软件完全兼容，分别使用 了 XILINX 公司的 XC7Z020-2CLG400I 作为主控制器，搭载 ADI 公司的

AD9361/AD9363 射频芯片构成了产品的主体架构。P201Mini 为 ZYNQ7020 搭 配 AD9361, P203Mini 为 ZYNQ7020 搭配 AD9363,两款的主要差别在于射频 芯片的带宽不同，用户可以根据实际需求来选择对应产品。

P201Mini/P203Mini两款集成了多种射频和其他硬件接口，资源丰 富、方便易用，如下图可以概览产品内部资源结构。

P201Mini/P203Mini 的 PCB 尺寸是长宽=8550mm，PCB 厚度为 2.2mm，此外我们为产品配备了精美外壳，外壳尺寸为长宽高

=955523mm，整个外壳也起到了散热的作用，确保了产品稳定运行。

产品按照工业级标准设计，工作温度-40—85℃,采用了0.5ppm 高精 度时钟。

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1.2********产品资源与框图

如下框图已列出产品板载资源，通过下表可以看到开发板所包含的所 有功能。

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1.3********产品尺寸与外壳

如下图分别展示了产品 PCBA 尺寸与外壳尺寸。

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[]()第二章：硬件使用说明

本章节开始我们将系统介绍产品的硬件，以便用户快速上手使用。

[]()2.1P201Mini与P203Mini对比

如下表列出了 P201Mini和 P203Mini 的参数指标，两款产品的差异点在于射 频芯片的选用不同，所以 P201Mini和 P203Mini 的差异表现在射频端口的频率范 围不同、信号带宽不同。用户可以对比下表选择对应产品使用。

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2.2********关于供电

产品提供了两种供电方式:XH2.54 接口、TypeC 接口，两种供电方式为客户 在不同使用模式下供电。

XH2.54: 如果集成单板到自己的设备中，就可以通过 XH2.54 接口供电，供 电电压范围是 5V/1A，但是需要注意的是 5V 一定要处理好浪涌，可以在输入口 加个电容，或者在外部加一级 DCDC 稳压。

TypeC：这里的 TypeC 接口提供了多重功能，既可以对板卡供电，直接接到 电脑 USB 接口上，即可为板卡提供 5V 电源。同时也是通信接口，提供了 JTAG、 UART 的通信功能，方便用户下载和调试板卡。

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2.3********主控时钟

单板为 PS 侧提供了33.33Mhz 的时钟输入，输入的管脚位置为 PS_CLK_500； 为 PL 端提供 40M 时钟，输入管脚位置为 IO_L14P_SRCC_35,管脚号为 J18。

2.4********主控复位

单板在靠近板边位置提供了nGST 复位按键，为系统复位按键，低电平有效。 此引脚分别连接到 PS 侧的 PS_POR_500 和 PL 侧的 IO_12N_MRCC_34（管脚位置 U19）引脚上。

2.5********主控启动模式

单板板支持三种启动模式，分别是 JTAG、QSPI Flash、SD 卡。启动模式的 切换可以提供板边的拨动开关选择，当开关拨动到 JTAG 侧，即为 JTAG 启动模 式，可以通过 JTAG 接口下载调试单板；当开关拨动到 QSPI/SD 侧，启动模式切 换为 QSPI Flash 和 SD 卡模式，在此模式下，我们做了特别的设计，当不接 SD 卡时，默认为 QSPI FLASH 启动，当接了SD 卡时，启动模式自动切换到SD 模式。

2.6DDR3介绍

PS 侧设计了两颗工业级 DDR3L 芯片，单颗容量 512MB，两颗共计容量为 1GB, 型号为 MT41K256M16TW-107IT:P，DDR3L 管脚分配直接调用系统分配即可。也可 以参考我司提供的例程。

2.7QSPIFLASH********介绍

板载 256Mb 的 QSPI FLASH，可用于存储启动文件和用户文件。 管脚定义如下表。

QSPIFLASH引脚	管脚名称	管脚位置
DATA0	MIO2	B8
DATA1	MIO3	D6
DATA2	MIO4	B7
DATA3	MIO5	A6
QSPI_CS	MIO1	A7
QSPI_CLK	MIO6	A5

2.8E2PROM介绍

单板上预留了一颗 E2PROM，容量为 256Kb，管脚定义如下表。

E2PROM********引脚	管脚名称	管脚位置
I2C_SCL	MIO10	E9
I2C_SDA	MIO11	C6

2.9PL侧千兆以太网

单板 PL 侧设计了一颗千兆以太网芯片,以太网芯片与 ZYNQ 芯片之间通过 RGMII 接口互联，连接对应管脚见下表芯片地址 PHY_AD[2:0]=001。

RMGII 信号	管脚名称	管脚位置
GPHY_GTX_CLK	IO_L3P_35	E17
GPHY_TXD0	IO_L3N_35	D18
GPHY_TXD1	IO_L4P_35	D19
GPHY_TXD2	IO_L4N_35	D20
GPHY_TXD3	IO_L5P_35	E18
GPHY_TX_EN	IO_L5N_35	E19
GPHY_RX_CLK	IO_L13P_MRCC_35	H16
GPHY_RXD0	IO_L6P_35	F16
GPHY_RXD1	IO_L6N_35	F17
GPHY_RXD2	IO_L7P_35	M19
GPHY_RXD3	IO_L7N_35	M20
GPHY_RX_DV	IO_L8P_35	M17
GPHY_MDC	IO_L2P_35	B19
GPHY_MDIO	IO_L2N_35	A20

2.10SD卡

单板上设计了 SD 卡座，与PS 侧 BANK501 相连，因为 BANK501 的电平为 1.8V，但 SD 的数据电平为 3.3V,所以使用 TXS02612RTWR 进行电平转换。

如下是 SD 卡的管脚分配，更详细电路可参考原理图。

SD********卡	管脚名称	管脚位置
SD_CLK	MIO40	D14
SD_CMD	MIO41	C17
SD_DATA0	MIO42	E12
SD_DATA1	MIO43	A9
SD_DATA2	MIO44	F13
SD_DATA3	MIO45	B15

2.11USB转JTAG和********UART

单板上设计了一路 USB 转 JTAG/UART 接口，JTAG 连接到主控芯片的 JTAG 接口上， UART 连接到主控的 UART1 管脚上。

如下是 UART 管脚分配，更详细电路可参考原理图。

UART	管脚名称	管脚位置
UART1_TX	MIO12	D9
UART1_RX	MIO13	E8

[]()2.12AD9361介绍

产品射频部分使用了 ADI 公司的 AD9361，本小节我们将从射频链路、数据 通道、时钟部分详细介绍。

[]()2.12.1********射频前端电路

射频前端电路涉及到巴伦、功放两部分。巴伦的带宽为 10M-6Ghz，覆盖了 AD9361 的通信带宽。

功放的带宽是 50M-6Ghz，也是覆盖了 AD9361 的通信带宽，但功放在整个通 信带宽的增益平坦度略有差异，如下表可以详细看到功放在各频点指标。

2.12.2AD9361控制和数据端口

AD9361 数字端口分为数据端口和控制端口两部分，数据端口可以定义为 LVCMOS 也可以定义成 LVDS，LVCMOS 的通信速率不高，所以璞致提供的项目工程 里默认用 LVDS 接口来定义数据端口,如下表列出了管脚对应关系，也可以参考原 理图。

AD9361 接口	管脚名称	管脚位置
AD9631_TX_P0	IO_8P_34	W14
AD9631_TX_N0	IO_8N_34	Y14
AD9631_TX_P1	IO_5P_34	T14
AD9631_TX_N1	IO_5N_34	T15
AD9631_TX_P2	IO_4P_34	V12
AD9631_TX_N2	IO_4N_34	W13
AD9631_TX_P3	IO_10P_34	V15
AD9631_TX_N3	IO_10N_34	W15
AD9631_TX_P4	IO_6P_34	P14
AD9631_TX_N4	IO_6N_34	R14

AD9631_TX_P5	IO_9P_34	T16
AD9631_TX_N5	IO_9N_34	U17
AD9631_TX_FRAME_P	IO_7P_34	Y16
AD9631_TX_FRAME_N	IO_7N_34	Y17
AD9631_FB_CLK_P	IO_11P_SRCC_34	U14
AD9631_FB_CLK_N	IO_11N_SRCC_34	U15
AD9631_RX_P0	IO_21P_34	V17
AD9631_RX_N0	IO_21N_34	V18
AD9631_RX_P1	IO_17P_34	Y18
AD9631_RX_N1	IO_17N_34	Y19
AD9631_RX_P2	IO_16P_34	V20
AD9631_RX_N2	IO_16N_34	W20
AD9631_RX_P3	IO_18P_34	V16
AD9631_RX_N3	IO_18N_34	W16
AD9631_RX_P4	IO_15P_34	T20
AD9631_RX_N4	IO_15N_34	U20
AD9631_RX_P5	IO_20P_34	T17
AD9631_RX_N5	IO_20N_34	R18
AD9631_RX_FRAME_P	IO_19P_34	R16
AD9631_RX_FRAME_N	IO_19N_34	R17
AD9631_DATA_CLK_P	IO_13P_MRCC_34	N18
AD9631_DATA_CLK_N	IO_13N_MRCC_34	P19
AD9631_CLK_OUT	IO_14P_SRCC_34	N20
AD9631_SPI_CLK	IO_1P_34	T11
AD9631_SPI_nCS	IO_1N_34	T10
AD9631_SPI_DI	IO_2P_34	T12
AD9631_SPI_DO	IO_2N_34	U12
AD9631_nRST	IO_22N_34	W19
AD9631_ENABLE	IO_23P_34	N17
AD9631_EN_AGC	IO_23N_34	P18
AD9631_SYNC_IN	IO_24P_34	P15
AD9631_TXNRX	IO_24N_34	P16
AD9631_CTRL_OUT0	IO_14N_SRCC_13	Y8
AD9631_CTRL_OUT1	IO_14P_SRCC_13	Y9
AD9631_CTRL_OUT2	IO_13P_MRCC_13	Y7
AD9631_CTRL_OUT3	IO_15P_13	V8
AD9631_CTRL_OUT4	IO_15N_13	W8
AD9631_CTRL_OUT5	IO_16N_13	W9
AD9631_CTRL_OUT6	IO_12N_MRCC_13	U10
AD9631_CTRL_OUT7	IO_16P_13	W10
AD9631_CTRL_IN0	IO_11P_SRCC_13	U7
AD9631_CTRL_IN1	IO_12P_MRCC_13	T9
AD9631_CTRL_IN2	IO_13N_MRCC_13	Y6
AD9631_CTRL_IN3	IO_11N_SRCC_13	V7

2.12.3AD9361时钟电路

AD9361 的输入时钟采用的了 40M VCTCXO，精度高达 0.5ppm。此外板卡上预 留了 ADF4002BRUZ 芯片，如果对时钟精度有更高要求，可以通过射频头输入到 ADF4002BRUZ 来调整。对于时钟的详细使用可以参考璞致提供的原理图来编程。

2.13PPS和时钟输入

板卡上设计了一路 PPS 输入和 10M 时钟输入电路，此电路从同一个 mmcx 接口输入， RC 电路配合 FPGA 的 IO 控制来选择 PPS 和时钟电路的通断，此外 10M 时钟信号还连接到 了 ADF4002 上，做时钟校正。PPS 和时钟分别连到 FPGA 的如下管脚：

信号名	管脚名称	管脚位置
PPS-IN	IO_12P_MRCC_35	K17
10M_FPGA	IO_12P_MRCC_34	U18
EN_10M_FPGA	IO_18N_13	Y11
EN_10M_CLKIN	IO_18P_13	W11

2.14IO扩展口

底板上设计了一个 12P 2.54mm 间距的排针，用于扩展信号的连接，如下 表标出了信号所在的芯片位置，详细连接关系参考原理图部分。

IO 接口	管脚名称	管脚位置	电平标准
1	5V		Power
2	GND		GND
3	IO_15P_35	F19	3.3V
4	IO_15N_35	F20
5	IO_20P_35	G19
6	IO_20N_35	G20
7	IO_23P_35	M14
8	IO_23N_35	M15
9	IO_17P_35	J20
10	IO_17N_35	H20
11	IO_20P_13	Y12	1.8V
12	IO_20N_13	Y13

2.15用户LED

板卡上预留了一路 LED 做用户自定义使用，LED 高电平亮，LED 低电平灭。 如下表列出了 LED 的管脚对应关系，更详细说明可以参考提供的原理图。

LED 管脚	管脚名称	管脚位置
LED1	IO_0_35	G14

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审核编辑 黄宇