fpga开发板 璞致ZYNQ UltraScale+ MPSOCPZ-ZU19EG 核心板与开发板用户手册

璞致电子科技 2025-09-02 888
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描述

​ 第一章：UltraScale+MPSoC介绍

Xilinx Zynq UltraScale MPSoC 架构基于 TSMC 16FinFET+ 处理技术，实现下 一代 Zynq® UltraScale+ MPSoC。在 Zynq-7000 SoC 系列成功的基础上，全新的 UltraScale MPSoC 架构进一步扩大了 Xilinx SoC，支持真正的异构多处理功能， 可为更智能系统的适当任务提供适当引擎，包括：

-Smarter Control

互联控制／机器间：灵活／可自适应 制造、工厂吞吐量、质量和安全

  • Smarter Vision

高级 2D/3D：不断发展的视频处理算法、目标检测与分析

  • Smarter Network

无线通信： 支持多个频带和智能天线

有线通信：多种有线通信标准和上下文感知网络服务

数据中心： 软件定义网络 (SDN) 、数据预处理，以及分析功能

ZYNQ UltraScale MPSoC 架构提供多个高级处理器，能从 32 位扩大到 64 位， 提供虚拟支持。Xilinx 一直在与 ARM® 合作，提供支持 Cortex®-A53 的最高效 64 位 ARMv8 应用处理器、具有 ARM® Cortex®-R5 的实时低功耗协处理器以及符合 OpenGL ES 1.1/2.0 标准的 ARM® Mali™-400MP 多内核 GPU，充分发挥 ARM 在嵌 入式处理器及其生态系统中的领先地位优势。此外，ZYNQ UltraScale MPSoC 还包 含 H.265/H.264 视频编解码器单元，可提供原生 UltraHD 压缩及专用引擎，满足动 态电源管理与安全配置需求。

Xilinx 具有支持 SoC 优势的各种工具，提供 Vivado® Design Suite、 Xilinx SDK 以及 PetaLinux，可进一步加速使用 SDx™ 系列设计抽象环境的开发，从而可 高效利用 ZYNQ UltraScale+ MPSoC 的强大功能。该架构的基本元素包括：

  • 64 位四核 ARM Cortex-A53 处理器
  • 双核 ARM Cortex-R5
  • 实时处理器 ARM Mali™-400MP
  • 图形处理器 H.265/264
  • 视频编码解码器单元
  • 高级动态功耗管理单元
  • 配置安全单元
  • DDR4/LPDDR4 内存接口支持
  • 16FinFET+ 单位功耗性能
  • SDSoC 开发环境 (设计抽象)
  • 下一代 AXI 互联
  • 兼容 Zynq-7000SoC、软件和生态系统

[]() []()第二章：开发板概述

[]()2.1.开发板概述

璞致电子科技 ZYNQ UltraScale+ MPSOC 系列开发板做了 ZU17EG 和

ZU19EG 两个兼容版本，分别使用了 XILINX 公司的 XCZU17EG-2FFVC1760I 和 XCZU19EG-2FFVC1760I 作为主控制器，默认生产型号为 ZU19EG，如用户需要 ZU17EG，可以联系璞致生产。

璞致电子科技 ZYNQ UltraScale+系列开发板以核心板加底板方式提供。

核心板通过四个0.635mm 间距 240P 高速连接器扣接在底板上，使用上更加灵 活。既可以做学习使用，也可以使用核心板用于项目开发。

另外，开发板集成了丰富的外设资源，提供了详尽的开发例程，加速了用 户学习或者项目推进。除此之外，开发板还集成了 JTAG 调试器，做到了一根 USB 线和一根 12V 电源线就可以让开发板工作起来，使用更加便捷。

开发板尺寸为 240x140mm，单板的四个角各放置一个固定孔，用于安装支撑 柱或固定单板，孔径为 3.5mm。如下图分别是开发板和核心板的功能模块位置标 注以及尺寸图，用户可以根据标注查看外设所在位置。

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[]()2.2.开发板资源与框图

如下表与框图已列出开发板板载资源，通过下表可以看到开发板所包含的 所有功能。

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[]()2.3.开发板尺寸

如下图标出开发板尺寸为 240x140mm，开发板的四个角各放置一个固定孔， 用于安装支撑柱或固定单板，孔径为 3.5mm。开发板配置了风扇、散热片以及亚 克力防护板，为方便展示，并没有安装到开发板上，下图列出了散热片和风扇 以及对应尺寸。

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[]() []()第三章:PZ-ZU19EG********核心板

[]()3.1.核心板简介

开发板采用了核心板扣接底板的方式，对于开发板的型号取决于使用的核 心板型号。核心板提供 ZU17EG 和ZU19EG 两款，两款接口完全兼容，通过更换 核心板方式就可以实现开发板的型号更换，璞致默认生产 ZU19EG，如用户需 要 ZU17EG 可以联系璞致生产。如下表列出了两款核心板的参数以及之间的差 异。

[]()3.2.核心板规格

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[]()3.3.核心板供电

核心板供电电压范围是 8-12V，推荐供电电压为 8V，在核心板的两个角都 留有电源输入管脚，电源管脚在模块内部已做了连通，此设计是为了方便底板 的电源接入，设计时只需要连接一个角上的电源管脚，核心板即可工作。电源 连接需用铜皮连接且打足够的过孔以保证电源通流能力。核心板上的所有 GND 信号都需要连接到底板上，每个 GND 通过两个过孔与底板连接。核心板供电极 限电流在 5A，所以外部供电需要考虑极限电流情况以保证核心板工作稳定。

给模组供电的电源输出电压需要稳定，在模组电源输入加一级 DCDC 电源 转换，从高电压转到 8-12V(推荐 8V)，DCDC 电流输出能力可以选 8A 左右，如 电源芯片 TPS54A24RTWR 可以参考。在模组电源输入处需放置 2 颗 220uF/25V 电容保证电源质量。

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[]()3.4.核心板时钟

核心板为 PS 侧提供了 33.333333Mhz 的时钟输入，输入的管脚位置为

PS_REF_CLK；为 PL 侧提供了 200Mhz 的差分时钟输入，PL 侧的时钟输入管脚 是 IO_13P_GC_69/IO_13N_GC_69，管脚位置是 E32/D32；为 PL 侧 GTX 提供了三 路差分时钟输入,分别为 125M/125M/156.25M 三个晶振输入到时钟芯片。另外 时钟做了板卡上晶振和连接器外部时钟输入选择，当时钟选择信号不接地时钟 来源为差分晶振，当时钟选择信号接地时时钟来源为连接器外部输入，更详细 说明可参考璞致提供的核心板原理图。

[]()3.5.核心板全局复位

核心板提供了 nGST 复位按键，为系统复位按键，低电平有效。此引脚也引出到 了连接器，信号名称为 SYS_nRST_I，方便外部加入复位按键或者设计看门狗复位电 路用。同时为了系统稳定， 我们在核心板上加了复位芯片,此信号可以用于单板其他 外设的复位用，信号电平是 3.3V。复位脚为 PS/PL 共用复位，连接到 PS 侧的 PS_POR_B(W27)引脚上和 PL 侧 BANK68 的 IO_T1U_68(J17)管脚,电平约束可以参考璞 致提供的例程。

如果底板上需要设计复位电路有以下几种情况需考虑。

1）复位电路底板内部使用，只需要对地添加复位按键和一个 10uF 电容并口即可。

2） 复位电路需要预留在结构上供外部使用，需要添加对地按键，同时对地并联 10uF 电容和 TVS 防静电器件。

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nRST Key nRST IC

PS_POR_B（W27)

PL

IO_T1U_68（J17)

[]()3.6.核心板启动方式

核心板支持四种启动模式，分别是 JTAG、QSPI Flash、EMMC 、SD 卡。板载了 前三种启动方式，SD 卡方式用户可以通过在底板上连接实现。四种启动方式可以通 过板载的拨码开关来选择。如下图已列出各个模式拨码开关所在的位置。因主芯片 发热量较大，所以在核心板上需要加散热片，会遮挡 BOOT MODE 选择表格。

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[]() 3.7.网口连接

核心板上放置了一颗工业级千兆以太网芯片 RTL8211FI-CG,以太网芯片与 ZYNQ 芯片之间通过 RGMII 接口互联，连接对应管脚见下表，以太网对外连接只需要一个 带变压器的 RJ45 即可使用，芯片地址 PHY_AD[2:0]=001，连接原理图可参考下图（产 品电路需加 ESD 保护电路）。另外， 在实际产品应用中，C80 需要使用高耐压电容， 如 0.1uF/2KV。

RMGII********信号管脚名称管脚位置
GTX_CLKMIO26_501L27
TXD0MIO27_501L29
TXD1MIO28_501L28
TXD2MIO29_501M27
TXD3MIO30_501L30
TX_ENMIO31_501M28
RX_CLKMIO32_501M30
RXD0MIO33_501N28
RXD1MIO34_501P27
RXD2MIO35_501N29
RXD3MIO36_501T27
RX_DVMIO37_501N30
MDCMIO76_502AH31
MDIOMIO77_502AG31

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[]() 3.8.EMMC********管脚定义

板载 EMMC 容量 32GB，工作温度为-40℃--+85℃,管脚定义如下表。

EMMC********引脚管脚名称管脚位置
EMMC_D0MIO13AD34
EMMC_D1MIO14AJ32
EMMC_D2MIO15AD35
EMMC_D3MIO16AJ31
EMMC_D4MIO17AJ30
EMMC_D5MIO18AE34
EMMC_D6MIO19AE35
EMMC_D7MIO20AH34
EMMC_CLKMIO22AH32
EMMC_CMDMIO21AF35
EMMC_nRSTMIO23AG35

[]()3.9.QSPI********FLASH

核心板设计了两路 QSPI FLASH，单片容量为 512Mb，两片共计 1024Mb，用户可 以定义为 QSPI X8 来加速启动，减少启动用时。QSPI FLASH 可用于存储启动文件和 用户文件。

QSPI0FLASH********引脚管脚名称管脚位置
DATA0MIO4AL33
DATA1MIO1AM29
DATA2MIO2AM31
DATA3MIO3AM30
QSPI_CSMIO5AL32
QSPI_CLKMIO0AM33
QSPI1FLASH********引脚管脚名称管脚位置
DATA0MIO8AK33
DATA1MIO9AK34
DATA2MIO10AK30
DATA3MIO11AK32
QSPI_CSMIO7AL30
QSPI_CLKMIO12AJ34

[]()3.10.板载********LED

为方便调试，核心板上放置了三颗 LED，LED 连接到 PL 侧，LED 的管脚位置如下 表，当管脚输出高电平时 LED 点亮，低电平 LED 灭。

序号管脚名称管脚位置
LED1IO-T2U-68C14
LED2IO-T3U-68A15
LED3IO-T2U-67AP11

[]() 3.11.BANK********接口电平选择

单板上 BANK64/65/66/67/68 为 HP BANK，接口电平配置为 1.2/1.8V, 可以通过 单板上提供 的指示进 行 0 欧姆 电 阻选焊来调节 电压 ，默认 电平为 1.8V。

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BANK90/91/93/94 为 HD BANK,BANK 电平可以实现 1.8V/2.5V/3.3V 三种电平转换， 更换电阻位置即可,默认电平为 3.3V。

[]()3.12.PS侧DDR

PS 侧配置了五颗工业级 DDR4 芯片，单颗容量 2GB，四颗共计容量为 8GB，另 一颗做 ECC 用, DDR4 管脚分配直接调用系统分配即可。也可以参考我司提供的例程。

[]()3.13.PL侧DDR

PL 侧配置了四颗工业级 DDR4 芯片，单颗容量 2GB，四颗共计容量为 8GB，DDR4 管脚分配参见下表。

DDR4********引脚管脚名称管脚位置
DDR4_DQ0IO_L3N_70N25
DDR4_DQ1IO_L2N_70L25
DDR4_DQ2IO_L2P_70M25
DDR4_DQ3IO_L5N_70N23
DDR4_DQ4IO_L5P_70P23
DDR4_DQ5IO_L6N_70L23
DDR4_DQ6IO_L3P_70N24
DDR4_DQ7IO_L6P_70M23
DDR4_DM0IO_L1P_70P26
DDR4_DQS_P0IO_L4P_70L24
DDR4_DQS_N0IO_L4N_70K24
DDR4_DQ8IO_L8P_70K26
DDR4_DQ9IO_L11N_GC_70H26
DDR4_DQ10IO_L9N_70J24
DDR4_DQ11IO_L12P_GC_70H24
DDR4_DQ12IO_L9P_70J23
DDR4_DQ13IO_L11P_GC_70H25
DDR4_DQ14IO_L8N_70J26
DDR4_DQ15IO_L12N_GC_70G25
DDR4_DM1IO_L7P_70K27
DDR4_DQS_P1IO_L10P_70H23
DDR4_DQS_N1IO_L10N_70G23
DDR4_DQ16IO_L15P_70F27
DDR4_DQ17IO_L14P_GC_70F25
DDR4_DQ18IO_L17P_70D27
DDR4_DQ19IO_L14N_GC_70E25
DDR4_DQ20IO_L15N_70F28
DDR4_DQ21IO_L18P_70F24
DDR4_DQ22IO_L17N_70D28
DDR4_DQ23IO_L18N_70E24
DDR4_DM2IO_L13P_70G26
DDR4_DQS_P2IO_L16P_70E26
DDR4_DQS_N2IO_L16N_70E27
DDR4_DQ24IO_L21N_70B27
DDR4_DQ25IO_L24N_70A25
DDR4_DQ26IO_L20P_70A27
DDR4_DQ27IO_L23N_70C25
DDR4_DQ28IO_L21P_70C26
DDR4_DQ29IO_L24P_70A24
DDR4_DQ30IO_L20N_70A28
DDR4_DQ31IO_L23P_70C24
DDR4_DM3IO_L19P_70C28
DDR4_DQS_P3IO_L22P_70B25
DDR4_DQS_N3IO_L22N_70B26
DDR4_DQ32IO_L6N _71M21
DDR4_DQ33IO_L5P_71P21
DDR4_DQ34IO_L3N_71L19
DDR4_DQ35IO_L2N_71L18
DDR4_DQ36IO_L5N_71N21
DDR4_DQ37IO_L2P_71M18
DDR4_DQ38IO_L6P_71M22
DDR4_DQ39IO_L3P_71M20
DDR4_DM4IO_L1P_71P18
DDR4_DQS_P4IO_L4P_71N20
DDR4_DQS_N4IO_L4N_71N19
DDR4_DQ40IO_L11N_GC_71H19
DDR4_DQ41IO_L8N_71K20
DDR4_DQ42IO_L11P_GC_71H20
DDR4_DQ43IO_L9N_71J21
DDR4_DQ44IO_L12N_GC_71G20
DDR4_DQ45IO_L8P_71L20
DDR4_DQ46IO_L12P_GC_71H21
DDR4_DQ47IO_L9P_71K21
DDR4_DM5IO_L7P_71K19
DDR4_DQS_P5IO_L10P_71K22
DDR4_DQS_N5IO_L10N_71J22
DDR4_DQ48IO_L14N_GC_71F22
DDR4_DQ49IO_L15P_71F19
DDR4_DQ50IO_L18P_71E22
DDR4_DQ51IO_L17N_71D21
DDR4_DQ52IO_L14P_GC_71F23
DDR4_DQ53IO_L15N_71E19
DDR4_DQ54IO_L18N_71D22
DDR4_DQ55IO_L17P_71E21
DDR4_DM6IO_L13P_71G22
DDR4_DQS_P6IO_L16P_71F20
DDR4_DQS_N6IO_L16N_71E20
DDR4_DQ56IO_L24N_71A23
DDR4_DQ57IO_L20N_71B20
DDR4_DQ58IO_L23P_71B22
DDR4_DQ59IO_L21P_71A20
DDR4_DQ60IO_L24P_71B23
DDR4_DQ61IO_L20P_71C20
DDR4_DQ62IO_L23N_71A22
DDR4_DQ63IO_L21N_71A19
DDR4_DM7IO_L19P_71D19
DDR4_DQS_P7IO_L22P_71C21
DDR4_DQS_N7IO_L22N_71B21
DDR4_A0IO_L17P_69B35
DDR4_A1IO_L21N_69A38
DDR4_A2IO_L11P_GC_69E31
DDR4_A3IO_L20N_69B37
DDR4_A4IO_L18N_69A34
DDR4_A5IO_L21P_69A37
DDR4_A6IO_L18P_69A33
DDR4_A7IO_L15P_69D33
DDR4_A8IO_L10N_69A32
DDR4_A9IO_L15N_69C33
DDR4_A10IO_L17N_69A35
DDR4_A11IO_L10P_69B31
DDR4_A12IO_L16N_69C34
DDR4_A13IO_L11N_GC_69D31
DDR4_A14IO_L22N_69A40
DDR4_A15IO_L16P_69D34
DDR4_A16IO_L12P_GC_69C30
DDR4_A17IO_L12N_GC_69C31
DDR4_BA0IO_L23N_69B41
DDR4_BA1IO_L9N_69A30
DDR4_BG0IO_L23P_69B40
DDR4_nCSIO_L8N_69B30
DDR4_ODTIO_L20P_69B36
DDR4_nRESETIO_L19N_69C37
DDR4_CLK_PIO_L14N_GC_69B32
DDR4_CLK_NIO_L14P_GC_69B33
DDR4_CKEIO_L8P_69C29
DDR4_nACTIO_L22P_69A39
DDR4_nALERTIO_L7N_69D29
DDR4_PARITYIO_L19P_69C36

[]()3.14.核心板信号与等长

核心板引出到连接器的信号都做了严格等长，可以参考璞致提供的信号等长表 格，里面详细列出了信号名称和信号走线长度。

3.15.核心板封装库

为方便用户快速使用核心板，我们提供了对应的封装库，连接器相对位置和核 心板外框丝印都已摆放好，直接调用即可。原理图封装提供 AD/ORCAD 两个版本，PCB 封装提供 AD/Allegro 两个版本,均已存放在对应的文件夹下。另外，文件夹下提供 了核心板的 DXF 文件，方便用户对应结构。

3.16.核心板对应连接器

核心板采用了两个高密连接器与底板连接，底板上使用的连接器对应型号是 ADM6-60-01.5-L-4-2-A-TR，用户可以自行购买，也可以联系璞致客服购买。

[]()[]()第四章PZ-ZU19EG **** 底板****

[]() 4.1.电源供电

开发板采用 12V/3A 的适配器供电，电源接入后通过 DCDC 转换成 8V、5V、3.3V 等多路电压供板内器件使用。接入 12V 电源可以通过开关 S1开关来控制通断， 电源 部分详细电路可参考开发板对应的原理图。

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[]()4.2.时钟电路

开发板时钟分为两部分，核心板上的时钟和底板上给外设提供的时钟。

核心板为 PS 侧提供了 33.33Mhz 的时钟输入，输入的管脚位置为 PS_REF_CLK； 为 PL 侧提供了 200Mhz/125Mhz/156.25Mhz 时钟，详细电路可参考核心板时钟电路部 分说明或核心板原理图。

底板上使用时钟芯片 5P49V6965A000NLGI 配置成 26/27/100Mhz，提供给 PS 侧 的 USB3.0/Mini DP/SSD 提供时钟源；对于详细的时钟连接可以参考提供的开发板原 理图。

[]()4.3.复位电路

在开发板上和核心板上各预留了一个复位按键，两个按键是连到一起，用户可 以根据方便来选择按键。经过按键后，核心板上放置了一颗复位芯片， 型号为 MAX811TEUS。

复位管脚分别连接到 MPSOC 芯片的 PS 和 PL 端，PS 端连到 BANK0，对应管脚为 PS_POR_B，管脚位置为 W27，PL 侧 BANK68 的 IO_T1U_68（J17)管脚,J17 管脚电平为

3.3V。复位部分详细电路可参考开发板原理图。

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[]() 4.4.USB********转串口

开发板使用 Silicon Labs CP2102GM 芯片实现 USB 转 UART, USB 接口采用 Micro USB，用户只要用一根 Micro USB 线连接到 PC 上即可进行串口通信。

UART 的 TX/RX 信号与 MPSOC 的 BANK501 相连，接口电平为 1.8V，所以串口接口 采用电平转换成 3.3V 与串口芯片相连。

如下是信号对应关系表和原理图，TX/RX 方向为 MPSOC 端定义。

UART0引脚管脚名称管脚位置
UART0_TXMIO_43R30
UART0_RXMIO_42T30

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[]()4.5.SD********卡

开发板上放置了一个 SD 卡座(开发板背面)，可以做 SD 卡启动，也方便用户调 试或者用户做文件存储，电路接口电平为 1.8V ,SD 卡信号连接到 MPSOC 的 BANK501 上，TF 卡电平为 3.3V，通过专用的电平转换芯片实现 SD 卡信号 1.8V 转 3.3V。

如下是信号对应关系，详细电路可以参考开发板原理图。

SD********卡引脚管脚名称管脚位置
SD-CLKMIO51W30
SD-CMDMIO50V29
SD-CDMIO45T29
SD-DATA0MIO46U28
SD-DATA1MIO47T28
SD-DATA2MIO48V30
SD-DATA3MIO49U29

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[]() 4.6.RS485接口

开发板使用 SP3485EN 芯片实现 RS485 通信，RS485 的 TX/RX 信号与 MPSOC 的 BANK501 相连，接口电平为 1.8V，所以接口采用电平转换成 3.3V 与 RS485 芯片相 连。

如下是信号对应关系表和原理图，TX/RX 方向为 MPSOC 端定义。

RS485引脚管脚名称管脚位置
RS485_TXMIO40AE32
RS485_RXMIO41P30

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[]() 4.7.CAN********接口

开发板使用 SN65HVD230D 芯片实现 CAN 通信，CAN 的 TX/RX 信号与 MPSOC 的 BANK501 相连，接口电平为 1.8V，所以信号接口采用电平转换成 3.3V 与CAN 芯片相 连。

如下是信号对应关系表，TX/RX 方向为 MPSOC 端定义，详细电路参考开发板原理 图。

CAN********引脚管脚名称管脚位置
CAN_TXMIO39P29
CAN_RXMIO38R27

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[]()4.8.E2********PROM

开发板上放置了一颗 64Kbit 的 EEPROM 芯片，型号为 AT24C64D-SSHM-T，与 FPGA 的 BANK91 通过 IIC 总线相连。EEPROM 读地址是 0xA1，写地址是 0xA0。

如下是 EEPROM 的管脚分配，详细电路可以参考开发板原理图。

EEPROM********引脚管脚名称管脚位置
IIC-CLKIO-1P-91J11
IIC-DATAIO-1N-91H10

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[]()4.9.MiniDP接口

开发板上放置了一个 Mini DP 输出接口，接口信号与 FPGA 的 BANK91/BANK505 相连，详细可参考原理图。

如下是 Mini DP 的引脚分配, 详细电路可以参考开发板原理图。

MiniDP引脚管脚名称管脚位置
DP_LINE_P0MGT_505_TX_P3AB39
DP_LINE_N0MGT_505_TX_N3AB40
DP_LINE_P1MGT_505_TX_P2AD39
DP_LINE_N1MGT_505_TX_N2AD40
DP_HPDIO_L7N_HDGC_91E10
DP_AUX_OUTIO_L2N_91G11
DP_OEIO_L2P_91H11
DP_AUX_INIO_L7P_HDGC_91E11
DP_CLK_P_27MMGT_505_CLK_P2AC37
DP_CLK_N_27MMGT_505_CLK_N2AC38

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[]() 4.10.USB3.0接口

开发板上放置了四个 USB3.0 主接口，主接口兼容 USB2.0/3.0。接口信号与 FPGA 的 BANK501/BANK505 相连，详细可参考原理图。USB2.0 使用 PHY 芯片 USB3320C-EZK 与 MIO 相连实现。USB3.0 使用 HUB 芯片 GL3523-OTY30 扩展。

如下是 USB2.0/USB3.0 的引脚分配, 详细电路可以参考开发板原理图。

USB********引脚MPSOC********管脚名称管脚位置
USBPHY_DATA0MIO56AA30
USBPHY_DATA1MIO57AB30
USBPHY_DATA2MIO54Y29
USBPHY_DATA3MIO59AC31
USBPHY_DATA4MIO60AD29
USBPHY_DATA5MIO61AC32
USBPHY_DATA6MIO62AD31
USBPHY_DATA7MIO63AD30
USBPHY_STPMIO58AC29
USBPHY_NXTMIO55AB29
USBPHY_DIRMIO53Y30
USBPHY_CLKOUTMIO52W29
USBPHY_RESETMIO44R29
GT1_USB3_SSTXPMGT_505_TX_P1AF39
GT1_USB3_SSTXNMGT_505_TX_N1AF40
GT1_USB3_SSRXPMGT_505_RX_P1AE41
GT1_USB3_SSRXNMGT_505_RX_N1AE42
USB3_CLK_P_26MMGT_505_CLK_P1AE37
USB3_CLK_N_26MMGT_505_CLK_N1AE38

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[]()4.11.千兆以太网

开发板上设计了一路千兆以太网，PHY 芯片已集成在核心板上，信号连 接到 PS 端。以太网芯片与 MPSOC 之间通过 RGMII 接口互联，连接对应管脚 见下表，PS 端网口地址是 PHY_AD[2:0]=001，详细电路可以参考开发板原理 图。

RMGII********信号管脚名称管脚位置
GTX_CLKMIO26_501L27
TXD0MIO27_501L29
TXD1MIO28_501L28
TXD2MIO29_501M27
TXD3MIO30_501L30
TX_ENMIO31_501M28
RX_CLKMIO32_501M30
RXD0MIO33_501N28
RXD1MIO34_501P27
RXD2MIO35_501N29
RXD3MIO36_501T27
RX_DVMIO37_501N30
MDCMIO76_502AH31
MDIOMIO77_502AG31

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[]() 4.12.QSFP********接口

开发板上设计了四路 40G QSFP 接口，接口信号与 MPSOC 的 BANK94/BANK128 相 连，详细可参考原理图。

如下是 QSFP 的引脚分配, 详细电路可以参考开发板原理图。

QSFP1********引脚管脚名称管脚位置QSFP2********引脚管脚名称管脚位置
QSFP1-TX-P0MGT_TX_P0_230R6QSFP2-TX-P0MGT_TX_P0_229W6
QSFP1-TX-N0MGT_TX_N0_230R5QSFP2-TX-N0MGT_TX_N0_229W5
QSFP1-TX-P1MGT_TX_P1_230P8QSFP2-TX-P1MGT_TX_P1_229V8
QSFP1-TX-N1MGT_TX_N1_230P7QSFP2-TX-N1MGT_TX_N1_229V7
QSFP1-TX-P2MGT_TX_P2_230N6QSFP2-TX-P2MGT_TX_P2_229U6
QSFP1-TX-N2MGT_TX_N2_230N5QSFP2-TX-N2MGT_TX_N2_229U5
QSFP1-TX-P3MGT_TX_P3_230M8QSFP2-TX-P3MGT_TX_P3_229T8
QSFP1-TX-N3MGT_TX_N3_230M7QSFP2-TX-N3MGT_TX_N3_229T7
QSFP1-RX-P0MGT_RX_P0_230T4QSFP2-RX-P0MGT_RX_P0_229Y4
QSFP1-RX-N0MGT_RX_N0_230T3QSFP2-RX-N0MGT_RX_N0_229Y3
QSFP1-RX-P1MGT_RX_P1_230R2QSFP2-RX-P1MGT_RX_P1_229W2
QSFP1-RX-N1MGT_RX_N1_230R1QSFP2-RX-N1MGT_RX_N1_229W1
QSFP1-RX-P2MGT_RX_P2_230P4QSFP2-RX-P2MGT_RX_P2_229V4
QSFP1-RX-N2MGT_RX_N2_230P3QSFP2-RX-N2MGT_RX_N2_229V3
QSFP1-RX-P3MGT_RX_P3_230N2QSFP2-RX-P3MGT_RX_P3_229U2
QSFP1-RX-N3MGT_RX_N3_230N1QSFP2-RX-N3MGT_RX_N3_229U1
QSFP1_LPMODEIO_1P_94F5QSFP2_LPMODEIO_1P_94F4
QSFP1_I2C_SCLIO_2P_94E5QSFP2_I2C_SCLIO_2P_94C4
QSFP1_I2C_SDAIO_2N_94E4QSFP2_I2C_SDAIO_2N_94C3

27 / 40

QSFP3-TX-P0MGT_TX_P0_228AC6QSFP4-TX-P0MGT_TX_P0_227AG6
QSFP3-TX-N0MGT_TX_N0_228AC5QSFP4-TX-N0MGT_TX_N0_227AG5
QSFP3-TX-P1MGT_TX_P1_228AB8QSFP4-TX-P1MGT_TX_P1_227AF8
QSFP3-TX-N1MGT_TX_N1_228AB7QSFP4-TX-N1MGT_TX_N1_227AF7
QSFP3-TX-P2MGT_TX_P2_228AA6QSFP4-TX-P2MGT_TX_P2_227AE6
QSFP3-TX-N2MGT_TX_N2_228AA5QSFP4-TX-N2MGT_TX_N2_227AE5
QSFP3-TX-P3MGT_TX_P3_228Y8QSFP4-TX-P3MGT_TX_P3_227AD8
QSFP3-TX-N3MGT_TX_N3_228Y7QSFP4-TX-N3MGT_TX_N3_227AD7
QSFP3-RX-P0MGT_RX_P0_228AD4QSFP4-RX-P0MGT_RX_P0_227AH4
QSFP3-RX-N0MGT_RX_N0_228AD3QSFP4-RX-N0MGT_RX_N0_227AH3
QSFP3-RX-P1MGT_RX_P1_228AC2QSFP4-RX-P1MGT_RX_P1_227AG2
QSFP3-RX-N1MGT_RX_N1_228AC1QSFP4-RX-N1MGT_RX_N1_227AG1
QSFP3-RX-P2MGT_RX_P2_228AB4QSFP4-RX-P2MGT_RX_P2_227AF4
QSFP3-RX-N2MGT_RX_N2_228AB3QSFP4-RX-N2MGT_RX_N2_227AF3
QSFP3-RX-P3MGT_RX_P3_228AA2QSFP4-RX-P3MGT_RX_P3_227AE2
QSFP3-RX-N3MGT_RX_N3_228AA1QSFP4-RX-N3MGT_RX_N3_227AE1
QSFP3_LPMODEIO_1P_94C6QSFP4_LPMODEIO_1P_94C5
QSFP3_I2C_SCLIO_2P_94D4QSFP4_I2C_SCLIO_2P_94E3
QSFP3_I2C_SDAIO_2N_94D3QSFP4_I2C_SDAIO_2N_94E2

[]() 4.13.SSD********接口

开发板 PS 侧设计了一路 SSD（x1模式），接口类型为 M.2，走 NVME 协议。 SSD 接口的管脚位置如下表，详细电路可以参考开发板原理图。

SSD********接口管脚名称管脚位置
SSD_nRSTMIO64AD32
REFCLK_P_100MMGT_505_CLK_P0AG37
REFCLK_N_100MMGT_505_CLK_N0AG38
GT0_SSD_TX_P0MGT_505_TX_P0AH39
GT0_SSD_TX_N0MGT_505_TX_N0AH40
GT0_SSD_RX_P0MGT_505_RX_P0AG41
GT0_SSD_RX_N0MGT_505_RX_N0AG42

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[]() 4.14.SATA********接口

开发板上设计了 4 路 SATA 接口，如下表列出了管脚对应关系，详细电路可以参 考开发板原理图。

SATA1接口管脚名称管脚位置
SATA1_TX_PMGT_TX_P0_231L6
SATA1_TX_NMGT_TX_N0_231L5
SATA1_RX_PMGT_RX_P0_231M4
SATA1_RX_NMGT_RX_N0_231M3
SATA2接口管脚名称管脚位置
SATA2_TX_PMGT_TX_P1_231K4
SATA2_TX_NMGT_TX_N1_231K3
SATA2_RX_PMGT_RX_P1_231L2
SATA2_RX_NMGT_RX_N1_231L1
SATA3接口管脚名称管脚位置
SATA3_TX_PMGT_TX_P2_231J6
SATA3_TX_NMGT_TX_N2_231J5
SATA3_RX_PMGT_RX_P2_231J2
SATA3_RX_NMGT_RX_N2_231J1
SATA4接口管脚名称管脚位置
SATA4_TX_PMGT_TX_P3_231H4
SATA4_TX_NMGT_TX_N3_231H3
SATA4_RX_PMGT_RX_P3_231G2
SATA4_RX_NMGT_RX_N3_231G1

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[]()4.15.LED

核心板设计了三路 LED，开发板设计了四路 LED，共计七路 LED。LED 高电平亮， 低电平灭。详细电路可参考开发板原理图。

LED********位号管脚名称管脚位置
LED1（核心板）IO-T2U-68C14
LED2（核心板）IO-T3U-68A15
LED3（核心板）IO-T2U-67AP11
LED1（开发板）IO-6P-91F13
LED2（开发板）IO-6N-91F12
LED3（开发板）IO-8P-91E12
LED4（开发板）IO-8N-91D12

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[]()4.16.按键

开发板设计了四路按键。按键默认高电平， 按下为低电平，按键连到 PL 侧，管 脚位置如下表。

KEY 1IO-L9P-91D11
KEY 2IO-L9N-91C11
KEY 3IO-L11P-91B12
KEY 4IO-L11N-91B11

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[]()4.17.40P********扩展接口

开发板板载了两个 40P 2.54mm 间距的简易牛角座，用于扩展信号的连接，

信号与 FPGA 的 BANK90/93 连接，电平为 3.3V。如下表标出了信号所在的芯片 位置，详细连接关系参考原理图部分。

JM1信号顺序管脚名称管脚位置JM1信号顺序管脚名称管脚位置
5IO_L1P_90N116IO_L9P_90M10
7IO_L1N_90N108IO_L9N_90L10
9IO_L2P_90P1210IO_L6P_90M12
11IO_L2N_90N1212IO_L6N_90M11
13IO_L5P_90N1314IO_L10P_90K11
15IO_L5N_90M1316IO_L10N_90K10
17IO_L4P_90P1418IO_L7P_90L12
19IO_L4N_90N1420IO_L7N_90K12
21IO_L8P_90L1422IO_L12P_90J13
23IO_L8N_90L1324IO_L12N_90J12
25IO_3P_90R1426IO_L11P_90K14
27IO_L3N_90P1328IO_L11N_90J14
29IO_L4P_93F930IO_L3P_93J9
31IO_L4N_93E932IO_L3N_93H9
37IO_L12P_93D938IO_L6P_93G8
39IO_L12N_93C940IO_L6N_93F8

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[]() 4.18.FMC********扩展接口

开发板上设计了两路 FMC 连接器，一路 HPC 接口、一路 LPC 接口，如下表列出 了信号对应关系。详细连接关系参考原理图部分。

31 / 40

序号FMC-HPC 管脚MPSOC 管脚名称管脚位置
A2DP1_M2C_PMGT_RX_P1_128V39
A3DP1_M2C_NMGT_RX_N1_128V40
A6DP2_M2C_PMGT_RX_P2_128U41
A7DP2_M2C_NMGT_RX_N2_128U42
A10DP3_M2C_PMGT_RX_P3_128T39
A11DP3_M2C_NMGT_RX_N3_128T40
A14DP4_M2C_PMGT_RX_P0_129R41
A15DP4_M2C_NMGT_RX_N0_129R42
A18DP5_M2C_PMGT_RX_P1_129P39
A19DP5_M2C_NMGT_RX_N1_129P40
A22DP1_C2M_PMGT_TX_P1_128W36
A23DP1_C2M_NMGT_TX_N1_128W37
A26DP2_C2M_PMGT_TX_P2_128V34
A27DP2_C2M_NMGT_TX_N2_128V35
A30DP3_C2M_PMGT_TX_P3_128U36
A31DP3_C2M_NMGT_TX_N3_128U37
A34DP4_C2M_PMGT_TX_P0_129T34
A35DP4_C2M_NMGT_TX_N0_129T35
A38DP5_C2M_PMGT_TX_P1_129R36
A39DP5_C2M_NMGT_TX_N1_129R37
B12DP7_M2C_PMGT_RX_P3_129M39
B13DP7_M2C_NMGT_RX_N3_129M40
B16DP6_M2C_PMGT_RX_P2_129N41
B17DP6_M2C_NMGT_RX_N2_129N42
B20GBTCLK1_M2C_PMGT_CLK0_P_129W32
B21GBTCLK1_M2C_NMGT_CLK0_N_129W33
B32DP7_C2M_PMGT_TX_P3_129N36
B33DP7_C2M_NMGT_TX_N3_129N37
B36DP6_C2M_PMGT_TX_P2_129P34
B37DP6_C2M_NMGT_TX_N2_129P35
C2DP0_C2M_PMGT_TX_P0_128Y34
C3DP0_C2M_NMGT_TX_N0_128Y35
C6DP0_M2C_PMGT_RX_P0_128W41
C7DP0_M2C_NMGT_RX_N0_128W42
C10LA06_PIO_L18P_65AR28
C11LA06_NIO_L18N_65AT28
C14LA10_PIO_L16P_65AN27
C15LA10_NIO_L16N_65AP27
C18LA14_PIO_L5P_65AY27
C19LA14_NIO_L5N_65AY28
C22LA18_P_CCIO_L11P_SRCC_65AU25
C23LA18_N_CCIO_L11N_SRCC_65AU26
C26LA27_PIO_L15P_64AN22
C27LA27_NIO_L15N_64AP22
C30SCLIO_L2P_93H14
C31SDAIO_L2N_93G13
D4GBTCLK0_M2C_PMGT_CLK0_P_128AB34

32 / 40

D5GBTCLK0_M2C_NMGT_CLK0_N_128AB35
D8LA01_P_CCIO_L13P_MRCC_65AR27
D9LA01_N_CCIO_L13N_MRCC_65AT27
D11LA05_PIO_L17P_65AM28
D12LA05_NIO_L17N_65AN28
D14LA09_PIO_L15P_65AM26
D15LA09_NIO_L15N_65AN26
D17LA13_PIO_L6P_65BA28
D18LA13_NIO_L6N_65BB28
D20LA17_P_CCIO_L12P_MRCC_65AT25
D21LA17_N_CCIO_L12N_MRCC_65AT26
D23LA23_PIO_L8P_65AV26
D24LA23_NIO_L8N_65AW26
D26LA26_PIO_L7P_64AU23
D27LA26_NIO_L7N_64AV23
E2HA01_P_CCIO_L13P_MRCC_66AV17
E3HA01_N_CCIO_L13N_MRCC_66AV16
E6HA05_PIO_L15P_66AU18
E7HA05_NIO_L15N_66AV18
E9HA09_PIO_L16P_66AR18
E10HA09_NIO_L16N_66AT18
E12HA13_PIO_L5P_66AY15
E13HA13_NIO_L5N_66AY14
E15HA16_PIO_L6P_66BA13
E16HA16_NIO_L6N_66BB13
E18HA20_PIO_L8P_66BA11
E19HA20_NIO_L8N_66BB11
E21HB03_PIO_L15P_67AR15
E22HB03_NIO_L15N_67AR14
E24HB05_PIO_L2P_67BB9
E25HB05_NIO_L2N_67BB8
E27HB09_PIO_L20P_67AJ15
E28HB09_NIO_L20N_67AK15
E30HB13_PIO_L24P_67AJ14
E31HB13_NIO_L24N_67AK14
E33HB19_PIO_L9P_67AW11
E34HB19_NIO_L9N_67AW10
E36HB21_PIO_L10P_67AV9
E37HB21_NIO_L10N_67AV8
F4HA00_P_CCIO_L14P_SRCC_66AT15
F5HA00_N_CCIO_L14N_SRCC_66AU15
F7HA04_PIO_L12P_MRCC_66AU14
F8HA04_NIO_L12N_MRCC_66AV14
F10HA08_PIO_L4P_66BA15
F11HA08_NIO_L4N_66BB15
F13HA12_PIO_L10P_66AU13
F14HA12_NIO_L10N_66AV13
F16HA15_PIO_L7P_66AY12

33 / 40

F17HA15_NIO_L7N_66BA12
F19HA19_PIO_L9P_66BA10
F20HA19_NIO_L9N_66BB10
F22HB02_PIO_L1P_67AW9
F23HB02_NIO_L1N_67AY9
F25HB04_PIO_L3P_67AW8
F26HB04_NIO_L3N_67AY8
F28HB08_PIO_L4P_67BA8
F29HB08_NIO_L4N_67BA7
F31HB12_PIO_L18P_67AM10
F32HB12_NIO_L18N_67AN10
F34HB16_PIO_L7P_67AV12
F35HB16_NIO_L7N_67AW12
F37HB20_PIO_L16P_67AN12
F38HB20_NIO_L16N_67AP12
J2CLK3_M2C_PIO_L13P_MRCC_67AR13
J3CLK3_M2C_NIO_L13N_MRCC_67AR12
J6HA03_PIO_L3P_66AN18
J7HA03_NIO_L3N_66AN17
J9HA07_PIO_L18P_66AT16
J10HA07_NIO_L18N_66AU16
J12HA11_PIO_L2P_66BA16
J13HA11_NIO_L2N_66BB16
J15HA14_PIO_L24P_66AN16
J16HA14_NIO_L24N_66AP16
J18HA18_PIO_L23P_66AL16
J19HA18_NIO_L23N_66AM16
J21HA22_PIO_L20P_66AL18
J22HA22_NIO_L20N_66AM18
J24HB01_PIO_L23P_67AM13
J25HB01_NIO_L23N_67AN13
J27HB07_PIO_L22P_67AN14
J28HB07_NIO_L22N_67AP14
J30HB11_PIO_L19P_67AL15
J31HB11_NIO_L19N_67AM15
J33HB15_PIO_L21P_67AL14
J34HB15_NIO_L21N_67AM14
J36HB18_PIO_L6P_67BB5
J37HB18_NIO_L6N_67BB4
K4CLK2_M2C_PIO_L12P_MRCC_67AT11
K5CLK2_M2C_NIO_L12N_MRCC_67AT10
K7HA02_PIO_L21P_66AW17
K8HA02_NIO_L21N_66AW16
K10HA06_PIO_L17P_66AR17
K11HA06_NIO_L17N_66AT17
K13HA10_PIO_L1P_66AY17
K14HA10_NIO_L1N_66BA17
K16HA17_P_CCIO_L11P_SRCC_66AW15

34 / 40

K17HA17_N_CCIO_L11N_SRCC_66AW14
K19HA21_PIO_L22P_66AJ17
K20HA21_NIO_L22N_66AK17
K22HA23_PIO_L19P_66AJ18
K23HA23_NIO_L19N_66AK18
K25HB00_P_CCIO_L11P_SRCC_67AT13
K26HB00_N_CCIO_L11N_SRCC_67AT12
K28HB06_P_CCIO_L8P_67AU11
K29HB06_N_CCIO_L8N_67AV11
K31HB10_PIO_L17P_67AM11
K32HB10_NIO_L17N_67AN11
K34HB14_PIO_L5P_67BA6
K35HB14_NIO_L5N_67BB6
K37HB17_P_CCIO_L14P_SRCC_67AP10
K38HB17_N_CCIO_L14N_SRCC_67AR10
G2CLK1_M2C_PIO_L19P_64AM19
G3CLK1_M2C_NIO_L19N_64AN19
G6LA00_P_CCIO_L14P_SRCC_65AR24
G7LA00_N_CCIO_L14N_SRCC_65AR25
G9LA03_PIO_L7P_65AU24
G10LA03_NIO_L7N_65AV24
G12LA08_PIO_L10P_65AU28
G13LA08_NIO_L10N_65AV28
G15LA12_PIO_L24P_65AJ24
G16LA12_NIO_L24N_65AK24
G18LA16_PIO_L21P_65AM24
G19LA16_NIO_L21N_65AN24
G21LA20_PIO_L4P_65BA26
G22LA20_NIO_L4N_65BB26
G24LA22_PIO_L3P_65AY25
G25LA22_NIO_L3N_65BA25
G27LA25_PIO_L8P_64AV22
G28LA25_NIO_L8N_64AW22
G30LA29_PIO_L1P_64BA23
G31LA29_NIO_L1N_64BB23
G33LA31_PIO_L2P_64AY23
G34LA31_NIO_L2N_64AY22
G36LA33_PIO_L20P_64AM21
G37LA33_NIO_L20N_64AM20
H4CLK0_M2C_PIO_L12P_MRCC_64AU20
H5CLK0_M2C_NIO_L12N_MRCC_64AV19
H7LA02_PIO_L2P_65BB24
H8LA02_NIO_L2N_65BB25
H10LA04_PIO_L9P_65AV27
H11LA04_NIO_L9N_65AW27
H13LA07_PIO_L20P_65AP24
H14LA07_NIO_L20N_65AP25
H16LA11_PIO_L22P_65AM23

35 / 40

H17LA11_NIO_L22N_65AN23
H19LA15_PIO_L19P_65AR23
H20LA15_NIO_L19N_65AT23
H22LA19_PIO_L23P_65AK23
H23LA19_NIO_L23N_65AL23
H25LA21_PIO_L1P_65AW24
H26LA21_NIO_L1N_65AY24
H28LA24_PIO_L24P_64AJ22
H29LA24_NIO_L24N_64AK22
H31LA28_PIO_L21P_64AL22
H32LA28_NIO_L21N_64AL21
H34LA30_PIO_L22P_64AK20
H35LA30_NIO_L22N_64AK19
H37LA32_PIO_L3P_64BA22
H38LA32_NIO_L3N_64BA21

JTAGJTAG​编辑

序号FMC-LPC 管脚管脚名称管脚位置
C2DP0_C2M_PMGT_TX_P3_131E36
C3DP0_C2M_NMGT_TX_N3_131E37
C6DP0_M2C_PMGT_RX_P3_131D39
C7DP0_M2C_NMGT_RX_N3_131D40
C10LA06_PIO_L3P_68M17
C11LA06_NIO_L3N_68M16
C14LA10_PIO_L4P_68M15
C15LA10_NIO_L4N_68L15
C18LA14_PIO_L17P_68A14
C19LA14_NIO_L17N_68A13
C22LA18_P_CCIO_L14P_SRCC_68E15
C23LA18_N_CCIO_L14N_SRCC_68D14
C26LA27_PIO_L6P_64BA18
C27LA27_NIO_L6N_64BB18
C30SCLIO_L4P_91J8

36 / 40

C31SDAIO_L4N_91H8
D4GBTCLK0_M2C_PMGT_CLK0_P_131L32
D5GBTCLK0_M2C_NMGT_CLK0_N_131L33
D8LA01_P_CCIO_L11P_SRCC_68G17
D9LA01_N_CCIO_L11N_SRCC_68F17
D11LA05_PIO_L24P_68B18
D12LA05_NIO_L24N_68A18
D14LA09_PIO_L10P_68G18
D15LA09_NIO_L10N_68F18
D17LA13_PIO_L15P_68D13
D18LA13_NIO_L15N_68C13
D20LA17_P_CCIO_L12P_MRCC_68G16
D21LA17_N_CCIO_L12N_MRCC_68F15
D23LA23_PIO_L16P_68B13
D24LA23_NIO_L16N_68A12
D26LA26_PIO_L5P_64BB20
D27LA26_NIO_L5N_64BB19
G2CLK1_M2C_PIO_L13P_MRCC_64AT22
G3CLK1_M2C_NIO_L13N_MRCC_64AT21
G6LA00_P_CCIO_L13P_MRCC_68F14
G7LA00_N_CCIO_L13N_MRCC_68E14
G9LA03_PIO_L22P_68B17
G10LA03_NIO_L22N_68A17
G12LA08_PIO_L2P_68P16
G13LA08_NIO_L2N_68N16
G15LA12_PIO_L1P_68P15
G16LA12_NIO_L1N_68N15
G18LA16_PIO_L5P_68K16
G19LA16_NIO_L5N_68K15
G21LA20_PIO_L19P_68E16
G22LA20_NIO_L19N_68D16
G24LA22_PIO_L20P_68C16
G25LA22_NIO_L20N_68B16
G27LA25_PIO_L4P_64AY20
G28LA25_NIO_L4N_64BA20
G30LA29_PIO_L14P_SRCC_64AT20
G31LA29_NIO_L14N_SRCC_64AU19
G33LA31_PIO_L23P_64AJ21
G34LA31_NIO_L23N_64AJ20
G36LA33_PIO_L18P_64AP19
G37LA33_NIO_L18N_64AR19
H4CLK0_M2C_PIO_L11P_SRCC_64AU21
H5CLK0_M2C_NIO_L11N_SRCC_64AV21
H7LA02_PIO_L23P_68D18
H8LA02_NIO_L23N_68C18
H10LA04_PIO_L21P_68E17
H11LA04_NIO_L21N_68D17
H13LA07_PIO_L9P_68J18

37 / 40

H14LA07_NIO_L9N_68H18
H16LA11_PIO_L6P_68L17
H17LA11_NIO_L6N_68K17
H19LA15_PIO_L8P_68J16
H20LA15_NIO_L8N_68H16
H22LA19_PIO_L7P_68H15
H23LA19_NIO_L7N_68G15
H25LA21_PIO_L18P_68C15
H26LA21_NIO_L18N_68B15
H28LA24_PIO_L17P_64AP20
H29LA24_NIO_L17N_64AR20
H31LA28_PIO_L10P_64AY19
H32LA28_NIO_L10N_64AY18
H34LA30_PIO_L16P_64AN21
H35LA30_NIO_L16N_64AP21
H37LA32_PIO_L9P_64AW20
H38LA32_NIO_L9N_64AW19

​

JTAG​

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[]()4.19.PCIE3.0********接口

开发板板载了 PCIE3.0 接口，为 X8 接口，如下表列出了PCIE 接口对应关系。

PCIE********3.0管脚名称管脚位置
PERST_NIO_20N_10A9
REF_CLK_PMGT_110_CLK_P0AK12
REF_CLK_NMGT_110_CLK_N0AK11
PER0_PMGT_TX_P0_224AY4
PER0_NMGT_TX_N0_224AY3
PER1_PMGT_TX_P1_224AW6
PER1_NMGT_TX_N1_224AW5
PER2_PMGT_TX_P2_224AU6
PER2_NMGT_TX_N2_224AU5
PER3_PMGT_TX_P3_224AT8
PER3_NMGT_TX_N3_224AT7
PER4_PMGT_TX_P0_225AR6
PER4_NMGT_TX_N0_225AR5
PER5_PMGT_TX_P1_225AP8
PER5_NMGT_TX_N1_225AP7
PER6_PMGT_TX_P2_225AN6

38 / 40

PER6_NMGT_TX_N2_225AN5
PER7_PMGT_TX_P3_225AM8
PER7_NMGT_TX_N3_225AM7
PET0_PMGT_RX_P0_224BA2
PET0_NMGT_RX_N0_224BA1
PET1_PMGT_RX_P1_224AW2
PET1_NMGT_RX_N1_224AW1
PET2_PMGT_RX_P2_224AV4
PET2_NMGT_RX_N2_224AV3
PET3_PMGT_RX_P3_224AU2
PET3_NMGT_RX_N3_224AU1
PET4_PMGT_RX_P0_225AT4
PET4_NMGT_RX_N0_225AT3
PET5_PMGT_RX_P1_225AR2
PET5_NMGT_RX_N1_225AR1
PET6_PMGT_RX_P2_225AP4
PET6_NMGT_RX_N2_225AP3
PET7_PMGT_RX_P3_225AN2
PET7_NMGT_RX_N3_225AN1

JTAGJTAG​编辑

[]()4.20.双路MIPICSI********接口

开发板设计了双路 mipi csi 接口，如下表列出了 mipi 信号对应关系。

MIPI1信号管脚名称管脚位置
MIPI1_D_P0IO_8P_68J16
MIPI1_D_N0IO_8N_68H16
MIPI1_D_P1IO_18P_68C15
MIPI1_D_N1IO_18N_68B15
MIPI1_CLK_PIO_7P_68H15
MIPI1_CLK_NIO_7N_68G15
CAM1_GPIOIO_10N_50B6
CAM1_CLKIO_10P_50B5
CAM1_SCLIO_9P_50A5
CAM1_SDAIO_9N_50A4
MIPI2信号管脚名称管脚位置
MIPI2_D_P0IO_17P_64AP20

39 / 40

MIPI2_D_N0IO_17N_64AR20
MIPI2_D_P1IO_9P_64AW20
MIPI2_D_N1IO_9N_64AW19
MIPI2_CLK_PIO_16P_64AN21
MIPI2_CLK_NIO_16N_64AP21
CAM2_GPIOIO_L8N_HDGC_50B3
CAM2_CLKIO_L8P_HDGC_50A3
CAM2_SCLIO_L6P_HDGC_50D2
CAM2_SDAIO_L6N_HDGC_50C1

JTAG​

JTAG编辑

[]() 4.21.USB转JTAG********下载器

开发板板载了一个 USB 转 JTAG 下载器，安装好 Vivado 软件后使用 USB 线连接 好 JTAG 对应的 USB 口，即可实现调试下载，非常方便。如下是接口在开发板上的位 置图。

JTAGJTAG​编辑

​
审核编辑 黄宇

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