璞致 PZSDR 系列板卡之 P159 软件无线电硬件说明-ZU15EG+ADRV9009 16bit ADC & 14bit DAC

璞致电子科技 2025-09-05 814
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​第一章：产品概述

[]()1.1产品概述

璞致软件无线电 PZSDR 系列包括了众多产品类别，本文介绍的是璞致公 司设计的 P159 产品，本产品使用了 XILINX 公司的 XCZU15EG-2FFVB1156I 作 为主控制器，搭载 ADI 公司的 ADRV9009BBCZ 射频芯片构成了产品的主体架 构。P159 集成了多路射频和其他硬件接口，资源丰富、方便易用，如下图可 以概览产品内部资源结构。

P159 的 PCB 尺寸是长宽=160100mm，PCB 上预留了多个固定孔，方便 用户直接集成到设备中。此外我们为产品配备了精美外壳，整个外壳起到 了散热的作用，确保了产品稳定运行。

产品按照工业级标准设计，工作温度-40—85℃,采用了高精度时钟， 所有接口都做了静电防护。

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[]()1.2********产品资源与框图

如下框图已列出产品板载资源，通过下表可以看到开发板所包含的所 有功能。

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[]()1.3********产品尺寸与外壳

如下图分别展示了产品单板尺寸和外壳尺寸，需要注意的是：对于外壳 logo，可 以为用户提供定制方案，用户提供 logo 文件即可定制成自己的专属 logo。

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[]()[]()第二章：硬件使用说明

本章节开始我们将系统介绍 P159 的各个硬件功能，以便用户快速上手使用。

[]()2.1P159框架概览

如下表列出了 P159 的参数指标以及板卡设计的外部资源。板卡采用单片 ADRV9009BBCZ 设计 2T2R 射频通道以及多个高速数据传输接口，完成了整个射频 链路的收发功能。其他更详细信息可以参照我司提供的图纸。

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[]()2.2********关于供电

产品提供了两种供电方式:XH2.54 接口、DC-007B 接口，两种供电方式为客 户在不同使用模式下供电。

XH2.54: 如果集成单板到自己的设备中，就可以通过 XH2.54 接口供电，供 电电压电流需求是 12V/3A。

DC-007B：此接口可以外接璞致提供的 12V/3A 电源适配器为设备供电，即插 即用。DC-007B 与 XH2.54 是连通的，两者只可接一个，防止两个电源互相影响。

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[]()2.3********时钟部分

P159 板卡上设计了多路时钟，分别满足不同功能，更详细信息可以参考我 司提供的图纸。

1）为 PS 侧设计了 33.33Mhz 的时钟输入，输入的管脚位置为 PS_REF_CLK, 此时钟为 ARM 侧提供时钟来源，管脚位置为 U24。

2）为 PL 端提供 200M 时钟，输入管脚位置为 IO_L13P_GC_66/IO_L13N_GC_66, 此时钟为 PL 侧提供时钟来源，管脚位置为Y4/Y3。

3）为 MGT 提供了两路时钟，分别为 125Mhz 和 156.25Mhz，时钟输入管脚对应 关系是 125Mhz 连接 MGT_REF_CLK_P0_230/ MGT_REF_CLK_N0_230，管脚位置 为 C8/C7；156.25Mhz 连接 MGT_REF_CLK_P1_230/ MGT_REF_CLK_N1_230，管 脚位置为 B10/B9；

4）为 GTR 部分提供了 26Mhz/27Mhz/100hz，分别给 USB3.0/MiniDP/SSD 三个外 设接口使用。

5）为射频电路提供了专用的时钟芯片 HMC7044LP10BE，输出多路时钟，提供 给 JESD204B 接口使用。时钟对应接口可以参考我司图纸。

[]()2.4********复位按键

P159 板卡在靠近板边位置提供了nGST 复位按键，为系统复位按键，低电平 有效。此引脚分别连接到 PS 侧的 PS_POR_B(V23)和 PL 侧的 IO_12P_44（AE15） 管脚上。

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[]()2.5********主控启动模式

P159 支持四种启动模式，分别是 JTAG、QSPI Flash、EMMC、SD 卡。启动模 式的切换可以通过板边的拨动开关选择，如下图为 M2/M1/M0 三个拨码选择开关， 可以根据启动真值表来选择对应启动模式。

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[]()2.6DDR4介绍

PS 侧设计了四颗工业级DDR4 芯片，单颗容量 1GB，四颗共计容量为 4GB,PL 侧也设计了四颗工业级 DDR4 芯片，单颗容量 1GB，四颗共计容量为4GB。型号为 MT40A512M16LY-062E IT:E。PS 侧 DDR4 管脚分配直接调用系统分配即可，PL 侧 DDR4 管脚分配可以参考下表，也可以参考我司提供的例程。

DDR4********引脚管脚名称管脚位置
DDR4_DQ0IO_L17N_64AN4
DDR4_DQ1IO_L17P_64AM4
DDR4_DQ2IO_L15P_64AP5
DDR4_DQ3IO_L14N_64AM5
DDR4_DQ4IO_L14P_64AM6
DDR4_DQ5IO_L18N_64AK4
DDR4_DQ6IO_L15N_64AP4
DDR4_DQ7IO_L18P_64AK5
DDR4_DM0IO_L13P_64AL6
DDR4_DQS_P0IO_L16P_64AN6
DDR4_DQS_N0IO_L16N_64AP6
DDR4_DQ8IO_L21N_64AN1
DDR4_DQ9IO_L23P_64AK1
DDR4_DQ10IO_L21P_64AM1
DDR4_DQ11IO_L24N_64AK2
DDR4_DQ12IO_L20N_64AP3
DDR4_DQ13IO_L24P_64AK3
DDR4_DQ14IO_L20P_64AN3
DDR4_DQ15IO_L23N_64AL1
DDR4_DM1IO_L19P_64AN2
DDR4_DQS_P1IO_L22P_64AL3
DDR4_DQS_N1IO_L22N_64AL2
DDR4_DQ16IO_L6N_64AK10
DDR4_DQ17IO_L3N_64AM10
DDR4_DQ18IO_L5P_64AN9
DDR4_DQ19IO_L2N_64AM11
DDR4_DQ20IO_L6P_64AJ10
DDR4_DQ21IO_L2P_64AL11
DDR4_DQ22IO_L5N_64AP9
DDR4_DQ23IO_L3P_64AL10
DDR4_DM2IO_L1P_64AJ12
DDR4_DQS_P2IO_L4P_64AP11
DDR4_DQS_N2IO_L4N_64AP10
DDR4_DQ24IO_L9P_64AJ9
DDR4_DQ25IO_L12P_64AL8
DDR4_DQ26IO_L11P_64AK8
DDR4_DQ27IO_L8P_64AM9
DDR4_DQ28IO_L11N_64AK7
DDR4_DQ29IO_L9N_64AK9
DDR4_DQ30IO_L12N_64AL7
DDR4_DQ31IO_L8N_64AM8
DDR4_DM3IO_L7P_64AN8
DDR4_DQS_P3IO_L10P_64AN7
DDR4_DQS_N3IO_L10N_64AP7
DDR4_DQ32IO_L15P_65AH4
DDR4_DQ33IO_L17P_65AE3
DDR4_DQ34IO_L14P_65AG5
DDR4_DQ35IO_L17N_65AF3
DDR4_DQ36IO_L15N_65AJ4
DDR4_DQ37IO_L18N_65AE4
DDR4_DQ38IO_L14N_65AG4
DDR4_DQ39IO_L18P_65AD4
DDR4_DM4IO_L13P_65AE5
DDR4_DQS_P4IO_L16P_65AJ6
DDR4_DQS_N4IO_L16N_65AJ5
DDR4_DQ40IO_L11N_65AG6
DDR4_DQ41IO_L12P_65AE7
DDR4_DQ42IO_L12N_65AF7
DDR4_DQ43IO_L9N_65AD6
DDR4_DQ44IO_L8N_65AH8
DDR4_DQ45IO_L9P_65AD7
DDR4_DQ46IO_L8P_65AG8
DDR4_DQ47IO_L11P_65AF6
DDR4_DM5IO_L7P_65AH7
DDR4_DQS_P5IO_L10P_65AE8
DDR4_DQS_N5IO_L10N_65AF8
DDR4_DQ48IO_L3N_65AF12
DDR4_DQ49IO_L5P_65AG10
DDR4_DQ50IO_L6P_65AD10
DDR4_DQ51IO_L5N_65AG9
DDR4_DQ52IO_L3P_65AE12
DDR4_DQ53IO_L2P_65AH12
DDR4_DQ54IO_L6N_65AE9
DDR4_DQ55IO_L2N_65AH11
DDR4_DM6IO_L1P_65AE10
DDR4_DQS_P6IO_L4P_65AF11
DDR4_DQS_N6IO_L4N_65AG11
DDR4_DQ56IO_L23N_65AD1
DDR4_DQ57IO_L20N_65AH3
DDR4_DQ58IO_L24N_65AE1
DDR4_DQ59IO_L21P_65AF2
DDR4_DQ60IO_L23P_65AD2
DDR4_DQ61IO_L20P_65AG3
DDR4_DQ62IO_L24P_65AE2
DDR4_DQ63IO_L21N_65AF1
DDR4_DM7IO_L19P_65AH2
DDR4_DQS_P7IO_L22P_65AH1
DDR4_DQS_N7IO_L22N_65AJ1
DDR4_A0IO_L15P_66W5
DDR4_A1IO_L20P_66AB3
DDR4_A2IO_L16N_66AC4
DDR4_A3IO_L17P_66V4
DDR4_A4IO_L15N_66W4
DDR4_A5IO_L21N_66AA1
DDR4_A6IO_L18P_66U5
DDR4_A7IO_L17N_66V3
DDR4_A8IO_L21P_66AA2
DDR4_A9IO_L19P_66AC2
DDR4_A10IO_L11N_66Y7
DDR4_A11IO_L22P_66Y2
DDR4_A12IO_L8P_66AB8
DDR4_A13IO_L23P_66V2
DDR4_A14IO_L10P_66AB6
DDR4_A15IO_L10N_66AB5
DDR4_A16IO_L7N_66AC6
DDR4_A17IO_L20N_66AC3
DDR4_BA0IO_L9N_66W6
DDR4_BA1IO_L12N_66AA6
DDR4_BG0IO_L16P_66AB4
DDR4_nCSIO_L11P_66Y8
DDR4_ODTIO_L8N_66AC8
DDR4_nRESETIO_L9P_66W7
DDR4_CLK_PIO_L14P_66Y5
DDR4_CLK_NIO_L14N_66AA5
DDR4_CKEIO_L6P_66Y10
DDR4_nACTIO_L12P_66AA7
DDR4_nALERTIO_L22N_66Y1
DDR4_PARITYIO_L19N_66AC1

[]()2.7EMMC介绍

P159 设计了 32GB 的 EMMC，用户可用于存储启动文件和用户文件。 管脚定义如下表。

EMMC********引脚管脚名称管脚位置
EMMC_D0MIO13AK17
EMMC_D1MIO14AL16
EMMC_D2MIO15AN16
EMMC_D3MIO16AM16
EMMC_D4MIO17AP16
EMMC_D5MIO18AE18
EMMC_D6MIO19AL17
EMMC_D7MIO20AD18
EMMC_CLKMIO22AD20
EMMC_CMDMIO21AF18
EMMC_nRSTMIO23AD19

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[]()2.8QSPIFLASH********介绍

P159 设计了两路 256Mb 的 QSPI FLASH，合计 512Mb，组成 x8 模式。可用于 存储启动文件和用户文件。管脚定义如下表。

QSPI0********FLASH管脚名称管脚位置
QSPI0_DQ0MIO2AH16
QSPI0_DQ1MIO3AJ16
QSPI0_DQ2MIO4AD16
QSPI0_DQ3MIO5AG16
QSPI0_CSMIO1AM15
QSPI0_CLKMIO6AF16
QSPI1********FLASH管脚名称管脚位置
QSPI1_DQ0MIO2AE17
QSPI1_DQ1MIO3AP15
QSPI1_DQ2MIO4AH17
QSPI1_DQ3MIO5AF17
QSPI1_CSMIO1AD17
QSPI1_CLKMIO6AJ17

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[]()2.9E2PROM介绍

单板上预留了一颗 E2PROM，容量为 256Kb，管脚定义如下表。

E2PROM********引脚管脚名称管脚位置
E2PROM_I2C_SCLIO_L8N_HDGC_50G13
E2PROM_I2C_SDAIO_L9N_50G14

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[]()2.10********千兆以太网

单板 PS 侧设计了一颗千兆以太网芯片,以太网芯片与 ZYNQ 芯片之间通过 RGMII 接口互联，连接对应管脚见下表芯片地址 PHY_AD[2:0]=001。

RMGII 信号管脚名称管脚位置
GPHY_GTX_CLKMIO26_501P21
GPHY_TXD0MIO27_501M21
GPHY_TXD1MIO28_501N21
GPHY_TXD2MIO29_501K22
GPHY_TXD3MIO30_501L21
GPHY_TX_ENMIO31_501J22
GPHY_RX_CLKMIO32_501H22
GPHY_RXD0MIO33_501H23
GPHY_RXD1MIO34_501L22
GPHY_RXD2MIO35_501P22
GPHY_RXD3MIO36_501K23
GPHY_RX_DVMIO37_501N22
GPHY_MDCMIO76_502H25
GPHY_MDIOMIO77_502F25

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[]()2.11SD卡

单板上设计了 SD 卡座，与PS 侧 BANK501 相连，因为 BANK501 的电平为 1.8V，但 SD 的数据电平为 3.3V,所以使用 TXS02612RTWR 进行电平转换。

如下是 SD 卡的管脚分配，更详细电路可参考原理图。

SD********卡管脚名称管脚位置
SD_CLKMIO51N25
SD_CMDMIO50P25
SD_DATA0MIO46J25
SD_DATA1MIO47L25
SD_DATA2MIO48M25
SD_DATA3MIO49K25

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[]()2.12USB转JTAG和********UART

P159 上设计了一路 USB 转 JTAG/UART 接口，JTAG 连接到主控芯片的 JTAG 接口上， UART 连接到主控的 UART0 管脚上。

如下是 UART0 管脚分配，更详细电路可参考原理图。

UART0管脚名称管脚位置
UART0_TXMIO43K24
UART0_RXMIO42M24

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[]()2.13USB3.0接口

P159 上设计了一路 USB3.0 接口，接口类型为 Type-A,可以灵活的定义成 Host 模式或者 Device 模式，如下表列出了 USB PHY 与主芯片的对应关系。详细 信息参见底板原理图。

USB 信号管脚名称管脚位置
USBPHY_DATA0MIO56C23
USBPHY_DATA1MIO57A23
USBPHY_DATA2MIO54F23
USBPHY_DATA3MIO59B24
USBPHY_DATA4MIO60E24
USBPHY_DATA5MIO61C24
USBPHY_DATA6MIO62G24
USBPHY_DATA7MIO63D24
USBPHY_STPMIO58G23
USBPHY_NXTMIO55B23
USBPHY_DIRMIO53E23
USBPHY_CLKOUTMIO52F22
USBPHY_nRSETMIO64A25
GT2_USB3_SSTXPPS_MGTRTXP2_505W31
GT2_USB3_SSTXNPS_MGTRTXN2_505W32
GT2_USB3_SSRXPPS_MGTRRXP2_505Y33
GT2_USB3_SSRXNPS_MGTRRXN2_505Y34
CLK_FPGA_26M_PMGT_505_TX_P2U27
CLK_FPGA_26M_NMGT_505_TX_N2U28

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[]()2.14MiniDP********接口

P159 上设计了一个Mini DP 输出接口，接口信号与 FPGA 的 BANK50/BANK505 相连，详细可参考原理图。

如下是 Mini DP 的引脚分配, 详细电路可以参考开发板原理图。

MiniDP引脚管脚名称管脚位置
GT3_DP_LINE_P0MGT_505_TX_P3V29
GT3_DP_LINE_N0MGT_505_TX_N3V30
DP_HPDIO_L7P_HDGC_50J12
DP_AUX_OUTIO_L12N_50J15
DP_OEIO_L10P_50J14
DP_AUX_INIO_L12P_50J16
DP_CLK_P_27MMGT_505_CLK_P2U31
DP_CLK_N_27MMGT_505_CLK_N2U32

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[]()2.15SSD接口

P159 的 PS 侧设计了一路 SSD（x2 模式），接口类型为 M.2，走 NVME 协议。 SSD 接口的管脚位置如下表，详细电路可以参考开发板原理图。

SSD 接口管脚名称管脚位置
SSD_nRSTMIO70C26
CLK_FPGA_100M_PMGT_505_CLK_P0AA27
CLK_FPGA_100M_NMGT_505_CLK_N0AA28
GT0_SSD_TX_P0MGT_505_TX_P0AB29

16 / 22

GT0_SSD_TX_N0MGT_505_TX_N0AB30
GT0_SSD_RX_P0MGT_505_RX_P0AB33
GT0_SSD_RX_N0MGT_505_RX_N0AB34
GT0_SSD_TX_P1MGT_505_TX_P1Y29
GT0_SSD_TX_N1MGT_505_TX_N1Y30
GT0_SSD_RX_P1MGT_505_RX_P1AA31
GT0_SSD_RX_N1MGT_505_RX_N1AA32

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[]()2.16SFP接口

P159 上设计了一路 10G SFP 接口，接口信号与 MPSOC 的 BANK230 相连，详 细可参考原理图。

如下是 SFP 的引脚分配, 详细电路可以参考开发板原理图。

QSFP1********引脚管脚名称管脚位置
SFP1-TX-PMGT_TX_P2_230B6
SFP1-TX-NMGT_TX_N2_230B5
SFP1-RX-PMGT_TX_P2_230B2
SFP1-RX-NMGT_TX_N2_230B1

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[]()2.1740P扩展接口

P159 预留了一个40P 2.54mm 间距的连接器，用于扩展信号的连接，

信号与 FPGA 的 BANK49/50 连接，电平为 3.3V。如下表标出了信号所在的芯 片位置，详细连接关系参考原理图部分。

JM1 信号顺序管脚名称管脚位置JM1 信号顺序管脚名称管脚位置
5IO_L3P_49B166IO_L1P_49F16
7IO_L3N_49A168IO_L1N_49F15
9IO_L4P_49B1510IO_L2P_49D16
11IO_L4N_49A1512IO_L2N_49C16
13IO_L7P_49C1414IO_L5P_49E15
15IO_L7N_49B1416IO_L5N_49D15
17IO_L8P_49C1318IO_L6P_49E14
19IO_L8N_49B1320IO_L6N_49D14
21IO_L10P_49C1222IO_L12P_49F13
23IO_L10N_49B1224IO_L12N_49E13
25IO_L1P_50J1126IO_L9P_49A13
27IO_L1N_50J1028IO_L9N_49A12
29IO_L3P_50F1030IO_L11P_49E12
31IO_L3N_50E1032IO_L11N_49D12
37IO_L2P_50H1038IO_L4P_50D11
39IO_L2N_50G1040IO_L4N_50D10

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[]()2.18LED指示灯

P159 上设计了两路 LED，高电平亮，低电平灭。详细电路可参考开发板原理 图。

LED 位号管脚名称管脚位置
LED1(D17)IO_L3N_44AP12
LED2(D18)IO_L1N_44AP14

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[]()

2.19ADRV9009介绍

P159 射频部分使用了 ADI 公司的 ADRV9009，本小节我们将从射频链路、数 据通道、时钟部分详细介绍。

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[]()2.19.1********射频前端电路

射频前端电路涉及到巴伦、功放、以及射频开关三部分。巴伦的带宽为 10M- 8Ghz，覆盖了 ADRV9009 的通信带宽。

功放带宽是 10M-10Ghz，也是覆盖了 ADRV9009 的通信带宽，整个通信带宽 内功放的增益线性非常好，如下表可以详细看到功放在各频点指标。

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射频开关采用的是 SPDT 一进两出，带宽为 9K-8G，并且射频开关内部集成 了静电防护电路，有效防护了射频端口。对应射频开关的切换逻辑可以参考下表， 对于 ADRV9009 的 TX/RX 切换，可以参考原理图实际连接关系来对应调整。

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[]()2.19.2ADRV9009通信端口

ADRV9009 数字端口分为数据端口和控制端口两部分，数据端口如下表列出 了管脚对应关系，也可以参考 P159 原理图和对应的工程代码。

ADRV9009 接口管脚名称管脚位置
ADRV9009_SERDIN_P0MGT_TX_P0_128T29
ADRV9009_SERDIN_N0MGT_TX_N0_128T30
ADRV9009_SERDIN_P1MGT_TX_P2_128P29
ADRV9009_SERDIN_N1MGT_TX_N2_128P30
ADRV9009_SERDIN_P2MGT_TX_P1_128R31
ADRV9009_SERDIN_N2MGT_TX_N1_128R32
ADRV9009_SERDIN_P3MGT_TX_P3_128M29
ADRV9009_SERDIN_N3MGT_TX_N3_128M30
ADRV9009_SYNCIN_P0IO_L4P_67T12
ADRV9009_SYNCIN_N0IO_L4N_67R12
ADRV9009_SYNCIN_P1IO_L3P_67U10
ADRV9009_SYNCIN_N1IO_L3N_67T10
ADRV9009_SERDOUT_P0MGT_RX_P0_128T33
ADRV9009_SERDOUT_N0MGT_RX_N0_128T34
ADRV9009_SERDOUT_P1MGT_RX_P2_128N31
ADRV9009_SERDOUT_N1MGT_RX_N2_128N32
ADRV9009_SERDOUT_P2MGT_RX_P1_128P33
ADRV9009_SERDOUT_N2MGT_RX_N1_128P34
ADRV9009_SERDOUT_P3MGT_RX_P3_128M33
ADRV9009_SERDOUT_N3MGT_RX_N3_128M34
ADRV9009_SYNCOUT_P0IO_L2P_67T13
ADRV9009_SYNCOUT_N0IO_L2N_67R13
ADRV9009_SYNCOUT_P1IO_L1P_67W12
ADRV9009_SYNCOUT_N1IO_L1N_67W11
ADRV9009_SYSREFCLK_IN_PCome from CLK IC HMC7044LP10BE
ADRV9009_SYSREFCLK_IN_NCome from CLK IC HMC7044LP10BE
ADRV9009_DEVCLK_IN_PCome from CLK IC HMC7044LP10BE
ADRV9009_DEVCLK_IN_NCome from CLK IC HMC7044LP10BE
ADRV9009_TX_ENABLE1IO_L6N_47F20
ADRV9009_TX_ENABLE2IO_L4P_47J19
ADRV9009_RX_ENABLE1IO_L6P_47G20
ADRV9009_RX_ENABLE2IO_L4N_47J20
ADRV9009_SPI_CLKIO_L6P_48F17
ADRV9009_SPI_CSIO_L6N_48F18
ADRV9009_SPI_DIIO_L8N_48E18
ADRV9009_SPI_DOIO_L12P_48A17
ADRV9009_nRSTIO_L10P_48B18
ADRV9009_GP_INTIO_L7P_47E22
ADVR9009_GPIO_0IO_L7P_48E19
ADVR9009_GPIO_1IO_L7N_48D19
ADVR9009_GPIO_2IO_L9N_48C17
ADVR9009_GPIO_3IO_L9P_48D17
ADVR9009_GPIO_4IO_L11N_48C19
ADVR9009_GPIO_5IO_L10N_48B19
ADVR9009_GPIO_6IO_L11P_48C18
ADVR9009_GPIO_7IO_L8P_48E17
ADVR9009_GPIO_8IO_L2N_48H17
ADVR9009_GPIO_9IO_L2P_48J17
ADVR9009_GPIO_10IO_L4N_48K17
ADVR9009_GPIO_11IO_L4P_48L17
ADVR9009_GPIO_12IO_L3P_48L18
ADVR9009_GPIO_13IO_L3N_48K18
ADVR9009_GPIO_14IO_L5P_48G18
ADVR9009_GPIO_15IO_L1N_48H19
ADVR9009_GPIO_16IO_L1P_48H18
ADVR9009_GPIO_17IO_L5N_48G19
ADVR9009_GPIO_18IO_L12N_48A18

[]()2.19.3ADRV9009时钟电路

ADRV9009 的输入时钟采用了高精度 VCXO 时钟，频率在 122.88Mhz，通过专 用的时钟芯片产生所需的多路时钟，同时 P159 预留了时钟输入输出接口，如用 户需要更高精度时钟，可以从外部灌入时钟，可以输出所需时钟。对于时钟的详 细使用可以参考璞致提供的原理图以及提供的代码工程来编程。

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[]()2.19.4ADRV9009外本振输入

P159 上预留了外本振输入，接口类型为一代 IPEX 接口，如下图参考，也可 以参考璞致提供的原理图

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[]()2.19.5ADRV9009ORX1********输入

P159 上预留了ORX1 输入，接口类型为一代 IPEX 接口，默认情况下输出 BALUN 没有焊接，如用户需要使用此电路，需要提前告知。如下图参考，也可以参考璞 致提供的原理图

pcbpcb​编辑

[]()PPS********接口

P159 上设计了一路 PPS，PPS 信号可以通过方向脚配置成 PPS 输入，也可 以通过方向脚配置成 PPS 输出，默认为 PPS 输入，用户可以根据实际需要来选 择。PPS 和方向脚分别连到 FPGA 的如下管脚：

信号名管脚名称管脚位置
PPS_IN_OUTIO_11N_44AG15
PPS_DIRIO_7P_44AH14

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[]()2.21GPS模块

底板上集成一颗 GPS 模块，可以实现 GPS 和北斗定位功能。我们可以通过 UART 来配置和读取 GPS 模块数据，另外模块提供了PPS 信号。如下表列出了 GPS 模块的管脚对应关系，更详细说明可以参考提供的原理图。

GPS 模块管脚名称管脚位置
GPS_UART_TXDIO_6P_44AK13
GPS_UART_RXDIO_2N_44AN13
GPS_nRESETIO_6P_44AM13
GPS_PPSIO_6P_44AH13

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​审核编辑 黄宇

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