CMOS 2.0与Chiplet两种创新技术的区别

摩尔定律正在减速。过去我们靠不断缩小晶体管尺寸提升芯片性能，但如今物理极限越来越近。在这样的背景下，两种创新技术站上舞台：CMOS 2.0 和 Chiplet（芯粒）。它们都在解决 “如何让芯片更强” 的问题，但思路却大相径庭。

CMOS 2.0：把芯片做成 “多层定制蛋糕”

要理解 CMOS 2.0，得先说说它的 “前辈”—— 传统 CMOS 技术：

我们日常用的手机芯片、电脑 CPU，本质都是基于 CMOS（互补金属氧化物半导体）打造的，就像用同一种配方烤出的单层蛋糕，所有运算、存储、供电模块都挤在同一层面，功能越多，“蛋糕” 就越厚，数据在模块间传递的路径也越长，不仅耗电还容易卡顿。而比利时研究机构 Imec 在 2024 年提出的 CMOS 2.0，彻底改变了这种 “单层结构”。它的核心是 “单片异构 3D 堆叠”，简单说就是：

把原本挤在同一层的芯片功能，拆成垂直叠加的不同层级：最底层是高驱动逻辑层，专门负责像“高速运算” 这样的重活；中间层是高密度逻辑层，擅长同时处理多个任务；顶层还能叠上存储器层，让数据存取更方便。更关键的是，它在芯片背面偷偷加了一套 “背面供电网络（BSPDN）”，就像给蛋糕装了隐形输油管，不用再从正面绕路供电，大幅降低了功耗。

这些功能层之间不是简单堆叠，而是靠纳米级的高密度 3D 互连技术紧紧 “粘” 在一起，层间距离只有十亿分之一米，数据传递速度比传统芯片快 10 倍以上，功耗却能降 30%。

打个比方，传统芯片是把巧克力、奶油、面粉全混在一起烤蛋糕，味道混杂还不好控制；CMOS 2.0 则是分层制作 —— 底层用高筋面粉做 “支撑底座”（高驱动逻辑层），中层用低筋面粉做 “蓬松夹层”（高密度逻辑层），顶层抹上奶油当 “储物格”（存储器层），层间再涂一层超薄奶油（3D 互连），既让每一层的口感发挥到极致，又能快速传递味道，最终在同样大小的蛋糕里，装下更丰富的口感和营养。

Chiplet：用 “乐高积木” 拼出高性能芯片

如果说 CMOS 2.0 是在 “精雕细琢一块蛋糕”，那 Chiplet 就是 “用积木拼出复杂玩具”。我们先想想传统大芯片的困境：一块能满足 AI 计算、多任务处理的高端芯片，面积可能达到 400 平方毫米，用 5nm 工艺制造时，只要其中一个小区域有瑕疵，整个芯片就报废了 —— 这也是为什么高端芯片越来越贵，因为良率实在太低，5nm 大芯片的良率甚至不到 50%。

Chiplet 的出现，就是把这种 “整块废” 的风险降到最低。它的逻辑很简单：

把原本完整的大芯片，拆成一个个独立的“小模块”（功能裸片），每个模块只干一件事 —— 有的专门负责计算，有的专注存储，有的管外部接口。这些小模块可以用不同工艺制造：比如计算模块用最先进的 5nm 工艺保证性能，接口模块用成本更低的 12nm 工艺就够了；甚至可以由不同厂商生产，最后再通过 2.5D 中介层（类似积木的连接件）或者 3D 堆叠技术，把这些小模块装到同一个 “外壳” 里，再靠 UCIe（通用芯粒互连）这种 “通用卡扣”，让模块间能快速传递数据。 

那么，两种技术差在哪呢？

CMOS 2.0 追求的是 “极致优化”，而 Chiplet 追求的是 “灵活实用”。它们之间的区别，可以从“一本书” 和 “活页本” 说起：

CMOS 2.0 所有功能都在 “同一块芯片里”，那些垂直堆叠的功能层，就像在同一本书里做的立体夹页，夹页和正文的距离只有几毫米（对应芯片里的纳米级），靠 “隐形装订线”（3D 互连）紧紧连在一起，翻页找内容（数据传输）不用打开另一本书，速度自然快。而 Chiplet 是把多个独立芯片（功能裸片）拼在一起，就像多本书组成的活页笔记本，每本书（裸片）是独立分册，靠活页夹（封装技术）装在一起，册与册之间距离有几厘米（对应芯片里的毫米级），找内容得靠 “书签索引”（UCIe 接口），虽然灵活，但传递效率不如同一本书里的夹页。

不是“二选一”，而是未来芯片的 “左右腿”

很多人可能会觉得，CMOS 2.0 和 Chiplet 是竞争关系，但实际上，它们更像是芯片行业的 “左右腿”—— 一个解决 “性能极限” 问题，一个解决 “成本可行性” 问题，未来会一起推动芯片技术往前走。

CMOS 2.0 的价值，在于打破了 “平面缩放” 的限制。当晶体管尺寸快要摸到1nm 的物理极限，往垂直方向堆叠功能层，就像在同样大小的土地上盖高楼，能装下更多功能。

而Chiplet的意义，在于降低了先进技术的门槛。现在7nm工艺的成本比14nm高 40%，3nm 更是直接翻倍，很多厂商根本用不起。但有了 Chiplet，厂商不用整颗芯片都用先进工艺，只要核心模块用高端工艺，其他模块用成熟工艺就行，开发成本能降 30%。这也让更多行业能用上高性能芯片，比如智能汽车、工业机器人，不用再为 “整块高端芯片” 的高价发愁。

未来我们很可能看到这样的场景：一块高端 AI 芯片，核心的计算部分用 CMOS 2.0 技术做多层堆叠，追求极致的运算速度；而外围的存储、接口模块，用 Chiplet 的方式组装，控制成本。就像一栋地标性摩天大楼，核心承重结构用最坚固的立体技术（类似 CMOS 2.0），保证大楼能盖得高、站得稳；而非承重的墙体、管道，用预制模块组装（类似 Chiplet），降低成本还方便维护。

其实不管是 CMOS 2.0 的 “多层蛋糕”，还是 Chiplet 的 “乐高积木”，最终的目标都是让我们的电子设备更好用。半导体行业的创新从来不是“一条路走到黑”，而是在不同思路的碰撞中找到新方向，而这两种技术，无疑会是未来几年芯片领域值得关注的“破局者”。