该LMK04832是一款超高性能时钟调节器,支持 JEDEC JESD204B,还与 LMK0482x 系列器件引脚兼容。
PLL2的14个时钟输出可配置为使用器件和SYSREF时钟驱动7个JESD204B转换器或其他逻辑器件。SYSREF 可以使用直流和交流耦合提供。不仅限于JESD204B应用,14 个输出中的每一个都可以单独配置为传统时钟系统的高性能输出。
*附件:lmk04832.pdf
该LMK04832可配置为在双PLL、单PLL或时钟分配模式下工作,有或没有SYSREF生成或重新时钟。PLL2 可以与内部或外部 VCO 一起工作。
高性能与在功耗和性能之间权衡的能力、双 VCO、动态数字延迟和保持等功能相结合,使该LMK04832成为提供灵活的高性能时钟树的理想选择。
特性
- 最大时钟输出频率:3255 MHz
- 多模:双 PLL、单 PLL 和时钟分配
- 超低噪声,2500 MHz:
- 54 fs RMS 抖动(12 kHz 至 20 MHz)
- 64 fs RMS 抖动(100 Hz 至 20 MHz)
- –157.6 dBc/Hz 本底噪声
- 超低噪声,3200 MHz:
- 61 fs RMS 抖动(12 kHz 至 20 MHz)
- 67 fs RMS 抖动(100 Hz 至 100 MHz)
- –156.5 dBc/Hz 本底噪声
- PLL2
- PLL FOM 为 –230 dBc/Hz
- PLL 1/f 为 –128 dBc/Hz
- 相位检测器速率高达 320 MHz
- 两个集成VCO:2440至2580 MHz
和2945至3255 MHz
- 多达 14 个差分器件时钟
- CML、LVPECL、LCPECL、HSDS、LVDS 和 2xLVCMOS 可编程输出
- 多达1个缓冲VCXO/XO输出
- 1-1023 CLKout 分频器
- 1-8191 SYSREF 分频器
- SYSREF时钟的25 ps步进模拟延迟
- 器件时钟和SYSREF的数字延迟和动态数字延迟
- 带 PLL1 的保持模式
- PLL1 或 PLL2 的 0 延迟
- 支持 105°C PCB 温度
(在导热垫处测量)
参数

方框图

1. 产品概述
LMK04832是德州仪器(TI)推出的超低噪声、双锁相环(PLL)时钟抖动清除器,支持JESD204B标准,适用于高性能时钟分配和同步应用。
- 关键特性:
- 最大输出频率:3255 MHz
- 超低噪声性能(如2500 MHz时RMS抖动低至54 fs)
- 集成双PLL(PLL1和PLL2),支持多模式配置(双环、单环、时钟分配模式)
- 14路可编程差分时钟输出(支持CML、LVPECL、LVDS等格式)
- 1路缓冲VCXO/XO输出
2. 应用场景
3. 核心功能模块
- PLL1:
- 用于参考时钟的初级抖动清理,支持外部VCXO反馈。
- 窄带宽设计,优化低频相位噪声。
- PLL2:
- 高频时钟生成,支持内部双VCO(2440-2580 MHz和2945-3255 MHz)。
- 宽带宽设计,优化高频噪声性能。
- 时钟分配:
- 14路输出可独立配置为设备时钟或SYSREF时钟,支持JESD204B同步。
- 数字/模拟延迟调整功能(最小步进25 ps)。
4. 关键性能参数
- 抖动性能:
- 2500 MHz输出:54 fs RMS(12 kHz–20 MHz带宽)
- 3200 MHz输出:61 fs RMS(12 kHz–20 MHz带宽)
- 相位噪声:
- 噪声底低至-163 dBc/Hz(LVPECL输出)。
5. 设计支持工具
- TICS Pro:用于配置寄存器、计算功耗及生成编程文件。
- PLLatinum Sim:环路滤波器设计与仿真工具。
- Clock Architect:频率规划与器件选型工具。
6. 封装与电源
- 封装:64引脚WQFN(9 mm × 9 mm),带裸露焊盘散热。
- 电源:3.3 V单电源供电,支持105°C环境温度(PCB测量)。
7. 文档结构
- 数据手册包含详细引脚定义、电气特性、寄存器映射及典型应用电路,适用于硬件工程师和系统设计者参考。
总结:LMK04832通过双PLL架构和灵活的时钟分配,为高速数据转换和通信系统提供高精度、低抖动的时钟解决方案,特别适合JESD204B系统需求。