‌LMK04828-EP 超低噪声JESD204B兼容时钟抖动清除器总结

LMK04828-EP 器件是业界性能最高的时钟调理器，支持 JESD204B。

PLL2的14个时钟输出可配置为使用器件和SYSREF时钟驱动7个JESD204B转换器或其他逻辑器件。SYSREF 可以使用直流和交流耦合提供。不仅限于JESD204B应用，14 个输出中的每一个都可以单独配置为传统时钟系统的高性能输出。
*附件：lmk04828-ep.pdf

高性能与在功率或性能之间权衡的能力、双 VCO、动态数字延迟、保持和无毛刺模拟延迟等功能相结合，使 LMK04828-EP 成为提供灵活的高性能时钟树的理想选择。

特性

• EP 功能
  • 金键合线
  • 温度范围：–55 至 +105 °C
  • 铅表面处理 SnPb
• 最大分配频率：3.2 GHz
• JESD204B支持
• 超低 RMS 抖动
  • 88 fs RMS 抖动（12 kHz 至 20 MHz）
  • 91 fs RMS 抖动（100 Hz 至 20 MHz）
  • 245.76 MHz时–162.5 dBc/Hz本底噪声
• PLL2 最多 14 个差分器件时钟
  • 多达 7 个 SYSREF 时钟
  • 最大时钟输出频率 3.2 GHz
  • 来自 PLL2 的 LVPECL、LVDS、HSDS、LCPECL 可编程输出
• PLL1 多达 1 个缓冲 VCXO/晶体输出
  • LVPECL、LVDS、2xLVCMOS 可编程
• 多模：双 PLL、单 PLL 和时钟分配
• 双环路PLLatinum™ PLL架构
• PLL1
  • 多达 3 个冗余输入时钟
    • 自动和手动切换模式
    • 无中断开关和LOS
  • 集成低噪声晶体振荡器电路
  • 输入时钟丢失时的保持模式
• PLL2
  • 归一化 [1 Hz] PLL 本底噪声为
    –227 dBc/Hz
  • 相位检测器速率高达 155 MHz
  • OSCin 倍频器
  • 两个集成低噪声VCO
• 50% 占空比输出分频，1 至 32
  （偶数和奇数）
• 精密数字延迟，动态可调
• 25 ps 步进模拟延迟
• 3.15V 至 3.45V 工作电压
• 封装：64引脚WQFN（9.0 mm × 9.0 mm × 0.8 mm）

参数

方框图

‌1. 核心特性‌

• ‌双PLL架构‌：集成PLL1（低带宽，用于参考时钟净化）和PLL2（高带宽，用于频率合成），支持JESD204B时钟分配。
• ‌高性能指标‌：
  • 超低RMS抖动：88 fs（12 kHz–20 MHz）、91 fs（100 Hz–20 MHz）。
  • 噪声低至-162.5 dBc/Hz（245.76 MHz）。
• ‌灵活输出‌：14路可编程差分时钟输出（LVPECL/LVDS/HSDS/LCPECL），最高频率3.2 GHz，支持7路SYSREF时钟。
• ‌冗余输入‌：3路参考时钟输入（CLKin0/1/2），支持自动/手动切换和故障检测（LOS）。

‌2. 关键功能‌

• ‌JESD204B支持‌：可配置为7组设备时钟+SYSREF时钟，满足高速数据转换器同步需求。
• ‌0延迟模式‌：支持嵌套/级联0延迟，确保时钟输入与输出的确定性相位关系。
• ‌ 保持模式（Holdover） ‌：当参考时钟丢失时，维持稳定输出频率，支持手动/自动跟踪DAC调谐电压。
• ‌集成VCO‌：双VCO设计（VCO0: 2450–2755 MHz，VCO1: 2875–3080 MHz），可选外部VCO模式。

‌3. 应用场景‌

• 无线基础设施、数据转换器时钟、网络通信（SONET/SDH/DSLAM）。
• 医疗/视频/军事/航空航天设备，测试与测量仪器。

‌4. 技术细节‌

• ‌电源‌：3.15–3.45 V，典型功耗565–670 mA（全功能启用）。
• ‌封装‌：64引脚WQFN（9×9 mm），带裸露焊盘增强散热。
• ‌温度范围‌：-55°C至+105°C（军工级）。

‌5. 设计支持‌

• 提供Clock Architect和TICS Pro工具辅助频率规划、环路滤波设计及寄存器配置。
• 典型应用电路包含VCXO/PLL滤波优化布局建议，如缩短电荷泵走线、差分时钟紧密耦合布线等。

‌附件内容概述‌
文档为TI发布的LMK04828-EP完整数据手册，涵盖特性、引脚定义、电气参数、寄存器映射及应用设计指南，适用于高精度时钟系统开发。