LMK0461x 器件系列是业界性能最高、功耗最低的抖动清除器,支持 JESD204B。16 个时钟输出可配置为使用器件和 SYSREF 时钟驱动 8 个 JESD204B 转换器或其他逻辑器件。第 17 个输出可配置为提供来自 PLL2 的信号或来自外部 VCXO 的副本。
*附件:lmk04616.pdf
完全集成的PLL1和PLL2环路滤波器、大量集成LDO、数字和模拟延迟、提供3.3V、2.5V和1.8V输出的灵活性以及同时生成多个SYSREF域的选项等特性使该器件易于使用。
不仅限于JESD204B应用,17 个输出中的每一个都可以配置为传统时钟系统。
特性
- 双环 PLL 架构
- 超低噪声(10 kHz 至 20 MHz):
- 1966.08 MHz时的48 fs RMS抖动
- 983.04 MHz时为50fs RMS抖动
- 122.88 MHz时的61 fs RMS抖动
- 122.88 MHz时–165 dBc/Hz本底噪声
- JESD204B支持
- 8 个频率组中的 16 个差分输出时钟
- 700 mVpp 至 1600 mVpp 之间的可编程输出摆幅
- 每个输出对都可以配置为SYSREF时钟输出
- 16位通道分频器
- 最小 SYSREF 频率为 25 kHz
- 最大输出频率为 2 GHz
- 精密数字延迟,动态可调
- 1/2 ×时钟分配路径频率的数字延迟 (DDLY)(最大 2 GHz)
- 60 ps 步进模拟延迟
- 50% 占空比输出分频,1 至 65535
(偶数和奇数)
- 四个参考输入
- 保持模式,当输入丢失时
- 自动和手动切换模式
- 信号丢失 (LOS) 检测
- 1.05W 典型功耗,16 个输出处于活动状态
- 通常采用 1.8V(输出、输入)和 3.3V 电源(数字、PLL1、PLL2_OSC、PLL2 内核)供电
- 完全集成的可编程环路滤波器
- PLL2
- PLL2 相位检测器速率高达 250 MHz
- OSCin倍频器
- 集成低噪声VCO
- 内部功率调节:对于 122.88MHz 差分输出,VDDO 上的 PSRR 优于 –80 dBc
- 3 线或 4 线 SPI 接口(默认为 4 线)
- –40ºC 至 +85ºC 工业环境温度
- 支持 105ºC PCB 温度(在导热垫上测量)
- LMK04616:10 mm × 10 mm NFBGA-144 封装,间距为 0.8 mm
参数

产品概述
LMK04616是德州仪器(TI)推出的一款高性能双环PLL时钟抖动清除器,具有JESD204B兼容性。该器件采用10mm × 10mm NFBGA-144封装,工作温度范围为-40°C至+85°C工业环境温度。
主要特性
- 双环PLL架构:提供卓越的抖动清除性能
- 超低噪声:
- 1966.08MHz时48-fs RMS抖动
- 983.04MHz时50-fs RMS抖动
- 122.88MHz时61-fs RMS抖动
- JESD204B支持:支持单次、脉冲和连续SYSREF模式
- 16个差分输出时钟:分为8个频率组,可编程输出摆幅700mVpp至1600mVpp
- 低功耗:16个输出激活时典型功耗1.05W
- 工作电压:1.8V(输出、输入)和3.3V(数字、PLL1、PLL2_OSC、PLL2核心)
应用领域
- 无线基础设施(LTE-BTS、小基站、远程射频单元)
- 数据转换器和集成收发器时钟
- 网络、SONET/SDH、DSLAM
- 测试和测量设备
功能描述
- PLL1:低带宽PLL(3Hz-300Hz),使用外部VCXO进行初级抖动清除
- PLL2:高带宽PLL(90kHz-1MHz),集成LC VCO(5870-6175MHz)用于频率合成
- 时钟分配:16个可配置输出,支持HSDS和HCSL格式
- 延迟控制:数字延迟(0-255周期)和模拟延迟(0-1.3ns,步长60ps)
- 参考输入:4个冗余参考时钟输入,支持自动/手动切换
- JESD204B功能:支持设备时钟和SYSREF生成与同步
性能参数
- 相位噪声底噪:-166dBc/Hz(20MHz偏移)
- 电源抑制比:>80dBc(122.88MHz差分输出)
- 输出频率范围:最高2GHz
- 输出隔离度:相邻通道间-70dBc
设计优势
- 完全集成的可编程环路滤波器
- 内部电源调节提供优异的PSRR
- 灵活的时钟输出配置
- 简化的系统集成(无需外部VCO/环路滤波器)