fpga开发板 璞致ZYNQ 7000 系列之 PZ7035/PZ7045/PZ7100-FH 核心板与开发板用户手册

璞致电子科技 2025-09-15 5851
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第一章：Zynq7000 系列 FPGA 介绍

Zynq 系列是赛灵思公司（Xilinx）推出的行业第一个可扩展处理平台。旨在为 视频监视、汽车驾驶员辅助以及工厂自动化等高端嵌入式应用提供所需的处理与计 算性能水平。
名称由来
Zynq 这个词很容易让人联想到 zinc，也就是电池、日光屏、合金制品和药品 中最常见的化学元素锌。锌与其他金属的合金可实现增强型功能，根据合金的不同 对象表现为不同的色彩。锌最常见的用途就是电镀，那么这个名称与电镀之间有什 么联系？
在 2010 年 4 月硅谷举行的嵌入式系统大会上，赛灵思发布了可扩展处理平台 的架构详情，这款基于无处不在的 ARM 处理器的SoC 可满足复杂嵌入式系统的高性 能、低功耗和多核处理能力要求。赛灵思可扩展处理平台芯片硬件的核心本质就是 将通用基础双 ARMCortex-A9MPCore 处理器系统作为“主系统”，结合低功耗 28nm 工艺技术，以实现高度的灵活性、强大的配置功能和高性能。由于该新型器件的可 编程逻辑部分基于赛灵思 28nm7 系列 FPGA，因此该系列产品的名称中添加了
“7000”，以保持与 7 系列 FPGA 的一致性，同时也方便日后本系列新产品的命 名。
除了芯片外，赛灵思 Zynq-7000 系列还构成了最终平台产品的基础。赛灵思联 盟计划生态系统和 ARM 互联社区的成员提供的软件开发与硬件设计实现工具、广泛 采用的操作系统、调试器、IP 及其他元素的工具就好像“电镀”在一起一样，从 而使可扩展处理平台成为了可能。
Zynq-7000为何不是FPGA？
Zynq-7000 可扩展处理平台是采用赛灵思新一代 FPGA（Artix-7 与 Kintex-
7FPGA）所采用的同一 28nm 可编程技术的最新产品系列。可编程逻辑可由用户配
置，并通过“互连”模块连接在一起，这样可以提供用户自定义的任意逻辑功能， 从而扩展处理系统的性能及功能。不过，与采用嵌入式处理器的 FPGA 不同，Zynq- 7000 产品系列的处理系统不仅能在开机时启动，而且还可根据需要配置可编程逻 辑。采用这种方法，软件编程模式与全功能的标准 ARM 处理 SoC 毫无二致。
“可扩展”意味着什么？
在软件工程领域，可扩展性（有时会同前向兼容性相混淆）是指实现方案考虑 到未来发展需求的系统设计原理。这是一种能够扩展系统的系统性举措，也是实现 扩展所需的工作。扩展可体现为增加新功能，也可体现为现有功能的修改。其核心 主题就是在尽可能减少现有系统功能变动的基础上实现变革。
在系统架构中，可扩展性意味着系统设计时包含了通过新功能扩展/改进自身 的机制和元素(hook)，而且无需对系统基础架构进行较大的修改。良好的架构反映 了实现上述目的的设计原理，也为今后可能的构建工作制定了发展蓝图。请注意， 这通常是指最终交付的产品中包含了尚不会（实际上可能永远不会）用到的功能和 机制，但这种功能并不是可有可无的，而是可维护性的必要元素，有助于避免产品 过早被淘汰。
ZYNQ=processor
Zynq-7000 嵌入式处理平台系列的每款产品均采用带有 NEON 及双精度浮点引擎

的双核 ARMCortex-A9MPCore 处理系统，该系统通过硬连线完成了包括 L1，L2 缓
存、存储器控制器以及常用外设在内的全面集成。该处理系统不仅能在开机时启动 并运行各种独立于可编程逻辑的操作系统(OS)，而且还可根据需要配置可编程逻
辑。利用这种方法，软件编程模式与全功能的标准 ARM 处理 SoC 毫无二致。
应用开发人员利用可编程逻辑强大的并行处理能力，不仅可以解决多种不同信 号处理应用中的大量数据处理问题，而且还能通过实施更多外设来扩展处理系统的 特性。系统和可编程逻辑之间的高带宽 AMBA®-AXI 互联能以极低的功耗支持千兆位 级数据传输，从而解决了控制、数据、I/O 和存储器之间的常见性能瓶颈问题。
编程环境
Zynq-7000 系列提供了一个开放式设计环境，便于可编程逻辑中双核 Cortex- A9MPCore 和定制加速器的并行开发，从而加速了产品上市进程。软件开发人员可 以充分利用基于 Eclipse 的 XilinxPlatformStudio 软件开发套件(SDK)、ARM 的 DS-5 和 ARMRealViewDesignSuite(RVDS)，或 ARM 互联社区和赛灵思联盟计划生态 系统的领先厂商（诸如 Lauterbach、WindRiver、PetaLogix、MathWorks、
MentorGraphics、Micrium 和 MontaVista 等）提供的编译器、调试器和应用。
此外，利用赛灵思屡获殊荣的 ISE®设计套件的优势，Zynq-7000 系列的可编程 结构经定制可以最大化系统级性能，满足特定应用的各种需求。该套件提供了包括 开发工具、AMB4AXI4 即插即用 IP 核和总线功能模型(BFM)等在内的完整硬件开发 环境，有助于加速设计和验证工作。赛灵思通过收购高级综合技术领先公司
AutoESL 进一步提升了在工具方面的进程，提供 C，C++以及系统 C 综合优化 Zynq- 7000 器件架构。未来的版本也将促进 Zynq-7000 产品系列中处理器和可编程逻辑 之间关键算法的无缝衔接。
随着时间的推移，ARM 互联社区和赛灵思联盟计划生态系统的第三方厂商将进 一步扩展上述解决方案，这是赛灵思目标设计平台的一部分，可提供包括 IP 核、
参考设计、开发套件及其他资源等在内的高效统一的开发环境，从而满足特定应用 和设计领域要求。
可编程逻辑架构
Zynq-7000 系列的可编程逻辑完全基于赛灵思最新 7 系列 FPGA 架构来设计，可 确保 28nm 系列器件的 IP 核、工具和性能 100%兼容。最小型的 Zynq-7000、Zynq- 7010 和 Zynq-7020 均基于专门针对低成本和低功耗优化的Artix-7 系列；较大型 的 Zynq-7030 和 Zynq-7040 器件基于包括 4 至 12 个 10.3Gbps 收发器通道，可支持 高速片外连接的中端 Kintex-7 系列。所有四款产品均采用基于 2 个 12 位
1MspsADC（模数转换器）模块的新型模拟混合信号模块。

第二章：开发板概述

2.1.开发板概述
璞致电子科技 PZ7035-FH/PZ7045-FH/PZ7100-FH 开发板采用璞致电子科技自 研的核心板加底板模式。开发板分别采用 XILINX 公司的XC7Z035-2FFG900I、
XC7Z045-2FFG900I 和 XC7Z100-2FFG900I 芯片作为主控制器，三款开发板设计兼 容。开发板集成了丰富的外设资源，提供了详尽的开发例程，为用户的使用与验 证提供便利。如下图我们标示出各个外设在开发板的位置。
核心板通过四个 0.6mm 间距 120P 高速连接器扣接在底板上，使用上更加灵 活。既可以做学习使用，也可以使用核心板用于项目开发。
开发板尺寸为 170x100mm，单板的四个角各放置一个固定孔，用于安装支撑 柱或固定单板，孔径为 3.5mm。

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2.2.开发板资源与框图

如下表与框图已列出开发板板载资源，通过下表可以看到开发板所包含的 所有功能。

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2.3.开发板尺寸

如下图标出开发板尺寸为 170x100mm，开发板的四个角各放置一个固定孔， 用于安装支撑柱或固定单板，孔径为 3.5mm。开发板配置了风扇、散热片以及亚 克力防护板，为方便展示，并没有安装到开发板上，下图列出了散热片和风扇 以及对应尺寸。

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第三章:PZ7035/PZ7045/PZ7100 核心板

3.1.核心板简介

开发板采用了核心板扣接底板的方式，对于开发板的型号取决于使用的核 心板型号。核心板提供 PZ7035-SOM、PZ7045-SOM 和 PZ7100-SOM 三款，三款接 口完全兼容，通过更换核心板方式就可以实现开发板的型号更换。如下表列出 了三款核心板的参数以及之间的差异。

3.2.核心板规格

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3.3.核心板供电

核心板供电电压范围是 7-12V，在模块的四个角都留有电源输入管脚，电源管脚 在模块内部已做了连通，此设计是为了方便底板的电源接入，设计时只需要连接一 个角上的电源管脚核心板即可工作，电源连接需用铜皮连接且打足够的过孔保证电 源通流能力。模块上的所有 GND 信号都需要连接到底板上，每个 GND 通过两个过孔 与底板连接以确保通流能力。
给模组供电的电源输出电压需要稳定，如果电源不稳定，则需要在模组电源输 入前级加一级 DCDC，从较高电压转到低压，DCDC 电流输出能力可以选 4A 左右，选 择的 DCDC 芯片需要考虑效率,以免芯片发热严重。
在核心板电源输入处需至少放置 2 颗 220uF/25V—470uF/25V 电容保证电源质 量，因核心板电流较大，在成本允许情况下建议核心板单独使用 DCDC 电源供电,
其他外设再用一路电源，电源分开。

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3.4.核心板时钟

核心板为PS侧提供了33.333333Mhz 的时钟输入，输入的管脚位置为PS_CLK_500； 为 PL 侧 提 供 了 200Mhz 的 差 分 时 钟 输 入 ， PL 侧 的 时 钟 输 入 管 脚 是 FPGA_13P_MRCC_34/FPGA_13N_MRCC_34，管脚位置是H9/G9；为 GTX 提供了一路 125Mhz 的差分时钟输入，输入位置是 GTX 的 BANK110 的 CLK1,管脚位号是 AC8/AC7 的接入 了如下图列出了连接方式。
需要注意的是：核心板上的 GTX CLK 可以给到 BANK109/110/111 使用,如使用 BANK112，需要在底板上加一路差分 125M 时钟，可以参考开发板原理图连接到 BANK112 的时钟电路。

3.5.核心板全局复位

核心板提供了 nGST 复位按键，为系统复位按键，低电平有效。此引脚也引出到 了连接器，信号名称为 SYS_nRST_I，方便用户加入复位按键或者设计看门狗复位电 路。同时为了系统稳定，我们在核心板上加了复位芯片，复位输出信号也引出到了 连接器上，信号名称为 SYS_nRST_O，此信号可以用于单板其他外设的复位用，信号 电平是 3.3V。复位脚为 PS/PL 侧共用复位，分别连接到 PS 侧的 PS_POR_500 和 PL 侧 的 IO_12P_9（管脚位置 AD18）引脚上。
如果底板上需要设计复位电路有以下几种情况需考虑。
1）复位电路底板内部使用，只需要对地添加复位按键和一个 0.1uF 电容并口即 可。
2）复位电路需要预留在结构上供外部使用，需要添加对地按键，同时对地并联 0.1uF 电容和 TVS 防静电器件。

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3.7.网口连接

核心板上设计了一颗千兆以太网芯片,以太网芯片与 ZYNQ 芯片之间通过 RGMII 接口互联，连接对应管脚见下表，以太网对外连接只需要一个带变压器的 RJ45 即可 使用，芯片地址 PHY_AD[2:0]=001，连接原理图可参考下图
注意：产品电路需要在网口信号线和 LED 上加静电防护，0.1uF 电容选用耐压 2KV 或者 3KV。

RMGII 信号管脚名称管脚位置
GTX_CLKMIO16_501L19
TXD0MIO17_501K21
TXD1MIO18_501K20
TXD2MIO19_501J20
TXD3MIO20_501M20
TX_ENMIO21_501J19
RX_CLKMIO22_501L20
RXD0MIO23_501J21
RXD1MIO24_501M19
RXD2MIO25_501G19
RXD3MIO26_501M17
RX_CTLMIO27_501G20
MDCMIO52_501D19
MDIOMIO53_501C18

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3.8.EMMC管脚定义

板载 EMMC 容量 8GB，工作温度为-40℃--+85℃,管脚定义如下表。

EMMC 引脚管脚名称管脚位置
EMMC_D0MIO10E22
EMMC_D1MIO13F22
EMMC_D2MIO14B22
EMMC_D3MIO15C22
EMMC_CLKMIO12E21
EMMC_CMDMIO11A23

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3.9.QSPIFLASH

核心板设计了一路 QSPI FLASH，容量为 256Mb，用户可以定义为 QSPI X4 来加 速启动。QSPI FLASH 可用于存储启动文件和用户文件。

QSPI FLASH 引脚管脚名称管脚位置
DATA0MIO2F23
DATA1MIO3C23
DATA2MIO4E23
DATA3MIO5C24
QSPI_CSMIO1D23
QSPI_CLKMIO6D24

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3.10.板载LED

为方便调试，核心板上放置了五颗 LED，LED 连接到 PL 侧，LED 的管脚位置如下 表，当管脚输出高电平时 LED 点亮，低电平 LED 灭。

序号管脚名称管脚位置
LED1IO-L13N-9AA19
LED2IO-L14P-9AB19
LED3IO-L14N-9AB20
LED4IO-L19P-9AD20
LED5IO-L19N-9AE20

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3.11.BANK接口电平选择

单板上 BANK35 为 HP BANK，接口电平固定为 1.8V，BANK10/11/12/13 都可以通 过单板上提供的指示进行 0 欧姆电阻选焊，实现 1.8V/2.5V/3.3V 三种电平转换。更 换电阻位置如下图示，顺序从左到右分别是 2.5V/3.3V/1.8V 选择,默认焊接 3.3V 位 置，即 BANK10/11/12/13 默认接口电平为 3.3V。

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3.12.PS侧DDR

PS 侧配置了两颗工业级 DDR3 芯片，单颗容量 512Mb，两颗共计容量为 1GB， DDR3 管脚分配直接调用系统分配即可。也可以参考我司提供的例程。

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3.13.PL侧DDR

PL 侧配置了两颗工业级 DDR3 芯片，单颗容量 512Mb，两颗共计容量为 1GB,型号 为 MT41K256M16TW-107IT:P，DDR3 管脚分配参见下表。

DDR3 引脚管脚名称管脚位置
DDR3_D0IO-L1N-33J3
DDR3_D1IO-L4N-33L2
DDR3_D2IO-L1P-33J4
DDR3_D3IO-L4P-33L3
DDR3_D4IO-L2N-33K1
DDR3_D5IO-L6P-33K6
DDR3_D6IO-L5N-33J5
DDR3_D7IO-L5P-33K5
DDR3_DM0IO-L2P-33L1
DDR3_DQS_P0IO-L3P-33K3
DDR3_DQS_N0IO-L3N-33K2
DDR3_D8IO-L11P-33H4
DDR3_D9IO-L10N-33G1
DDR3_D10IO-L8P-33H6
DDR3_D11IO-L7N-33F2
DDR3_D12IO-L10P-33H2
DDR3_D13IO-L12N-33G4
DDR3_D14IO-L8N-33G6
DDR3_D15IO-L11N-33H3
DDR3_DM1IO-L12P-33G5
DDR3_DQS_P1IO-L9P-33J1
DDR3_DQS_N1IO-L9N-33H1
DDR3_D16IO-L18P-33E1
DDR3_D17IO-L17P-33E3
DDR3_D18IO-L16N-33D3
DDR3_D19IO-L14P-33F4
DDR3_D20IO-L18N-33D1
DDR3_D21IO-L13N-33E5
DDR3_D22IO-L16P-33D4
DDR3_D23IO-L17N-33E2
DDR3_DM2IO-L14N-33F3
DDR3_DQS_P2IO-L15P-33E6
DDR3_DQS_N2IO-L15N-33D5
DDR3_D24IO-L22P-33C2
DDR3_D25IO-L24N-33A2
DDR3_D26IO-L20N-33B4
DDR3_D27IO-L20P-33B5
DDR3_D28IO-L22N-33C1
DDR3_D29IO-L24P-33A3
DDR3_D30IO-L19P-33C4
DDR3_D31IO-L23P-33B2
DDR3_DM3IO-L23N-33B1
DDR3_DQS_P3IO-L21P-33A5
DDR3_DQS_N3IO-L21N-33A4
DDR3_A0IO-L18P-34H7
DDR3_A1IO-L21P-34L8
DDR3_A2IO-L7N-34H11
DDR3_A3IO-L10N-34D10
DDR3_A4IO-L15N-34H8
DDR3_A5IO-L8N-34D11
DDR3_A6IO-L19P-34L7
DDR3_A7IO-L10P-34E10
DDR3_A8IO-L23P-34L10
DDR3_A9IO-L9P-34H12
DDR3_A10IO-L18N-34G7
DDR3_A11IO-L20N-34J9
DDR3_A12IO-L14P-34F9
DDR3_A13IO-L7P-34J11
DDR3_A14IO-L22N-34K10
DDR3_BA0IO-L22P-34K11
DDR3_BA1IO-L21N-34K8
DDR3_BA2IO-L9N-34G11
DDR3_CSIO-L16P-34F8
DDR3_RASIO-L14N-34E8
DDR3_CASIO-L17P-34E7
DDR3_WEIO-L16N-34F7
DDR3_ODTIO-L20P-34J10
DDR3_RESETIO-L8P-34E11
DDR3_CLK_PIO-L12P-34D9
DDR3_CLK_NIO-L12N-34D8
DDR3_CKEIO-L17N-34D6

3.14.核心板信号与等长

核心板引出到连接器的信号都做了严格等长，可以参考璞致提供的信号等长表 格，里面详细列出了信号名称和信号走线长度。

3.15.核心板封装库

为方便用户快速使用核心板，我们提供了对应的封装库，连接器相对位置和核 心板外框丝印都已摆放好，直接调用即可。原理图封装提供 AD/ORCAD 两个版本，PCB 封装提供 AD/Allegro 两个版本,均已存放在对应的文件夹下。另外，文件夹下提供 了核心板的 DXF 文件，方便用户对应结构。

3.16.核心板对应连接器

核心板采用了两个高密连接器与底板连接，底板上使用的连接器对应型号是 FX8-120S-SV，用户可以自行购买，也可以联系璞致客服购买。

第四章PZ7035/PZ7045/PZ7100 底板

4.1.电源供电

开发板采用 12V/3A 的适配器供电，电源接入后通过 DCDC 转换成 8V、5V、3.3V 等多路电压供板内器件使用。接入 12V 电源可以通过开关 S1开关来控制通断， 电源 部分详细电路可参考开发板对应的原理图。

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4.2.时钟电路

时钟电路主要设计在核心板上，核心板为 PS 侧提供了 33.33Mhz 的时钟输入， 输入的管脚位置为 PS_CLK_500；为 PL 侧提供了 200Mhz/125Mhz 时钟，详细电路可 参考核心板时钟电路部分说明或核心板原理图。

4.3.复位电路

开发板上有两个复位按键，一路集成到核心板上了，一路在开发板上。复位信 号名称是 SYS_nRST_I 。 同 时为 了系 统稳定 ，我们在核 心板上加 了 复位芯 片 MAX811TUES，复位输出信号也引出到了连接器上，信号名称为 SYS_nRST_O，此信号 可以用于单板其他外设的复位用，信号电平是 3.3V。复位脚为 PS/PL 侧共用复位， 分别连接到 PS 侧的 PS_POR_500 和 PL 侧的 IO_12P_9（管脚位置 AD18）引脚上。

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4.4.USB转串口

开发板使用 Silicon Labs CP2102GM 芯片实现 USB 转 UART, USB 接口采用 Micro USB，用户只要用一根 Micro USB 线连接到 PC 上即可进行串口通信开发。
UART 的 TX/RX 信号与 ZYNQ 的 PS 侧BANK501 相连，因为BANK501 的电平为 1.8V， 但 CP2102GM 的数据电平为 3.3V, 所以我们使用 TXS0102DCUR 进行电平转换。
如下是信号对应关系表和原理图，TX/RX 方向为 ZYNQ 端定义。

UART0 引脚管脚名称管脚位置
UART0_TXMIO47A18
UART0_RXMIO46F20

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4.5.SD卡

开发板上设计了 SD 卡卡座，与 ZYNQ 的 PS 侧 BANK501 相连，因为 BANK501 的电 平为 1.8V，但 SD 的数据电平为 3.3V,我使用TXS02612RTWR 进行电平转换。
如下是 SD 卡的管脚分配与原理图。

SD 卡引脚管脚名称管脚位置
SD_CLKMIO40B20
SD_CMDMIO41J18
SD_DATA0MIO42D20
SD_DATA1MIO43E18
SD_DATA2MIO44E20
SD_DATA3MIO45H18

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4.6.RS485接口

开发板使用 SP3485 芯片实现 RS485, RS485 对外接口采用 2 脚 KF301 连接器。
RS485 的 TX/RX 信号与 ZYNQ 的 PS 侧 BANK501 相连，即为 URAT1,因为 BANK501 的电平为 1.8V，但 SP3485EN 的数据电平为 3.3V, 所以我们使用 TXS0102DCUR 进行 电平转换。
另外 RS485 为半双工通信，需要做信号方向切换，此部分璞致电子科技已为用户 考虑周全，实现信号发送和接收的自由切换。
如下是信号对应关系表和原理图，TX/RX 方向为 ZYNQ 端定义。

RS485 引脚管脚名称管脚位置
RS485_TXMIO48C19
RS485_RXMIO49D18

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4.7.CAN接口

开发板使用 SN65HVD230D 芯片实现 CAN 通信, CAN 对外接口采用 2 脚 KF301 连 接器。CAN 的 TX/RX 信号与 ZYNQ 的 PS 侧 BANK501 相连，即为 CAN0,因为 BANK501 的 电平为 1.8V，但 SN65HVD230D 的数据电平为 3.3V, 所以我们使用 TXS0102DCUR 进行 电平转换。
如下是信号对应关系表和原理图，TX/RX 方向为 ZYNQ 端定义。

CAN 引脚管脚名称管脚位置
CAN_TXMIO51F19
CAN_RXMIO50A19

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4.8.E2PROM

开发板上放置了一颗 64Kbit 的 EEPROM 芯片，型号为 AT24C64D-SSHM-T，与 FPGA 的 BANK34 通过 IIC 总线相连。EEPROM 读地址是 0xA1，写地址是 0xA0。
如下是 EEPROM 的管脚分配，详细电路可以参考开发板原理图。

EEPROM 引脚管脚名称管脚位置
IIC-SCLIO-20P-10AA15
IIC-SDAIO-20N-10AA14

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4.9.USB2.0接口

开发板设计了 USB PHY 和 USB HUB 芯片，扩展出 4 个 USB2.0 主接口。USB PHY 需要配置成 OTG 工作模式。
如下是 USB2.0 的引脚分配, 详细电路可以参考开发板原理图。

USB 引脚管脚名称管脚位置
USBPHY_DATA0MIO32K17
USBPHY_DATA1MIO33G22
USBPHY_DATA2MIO34K18
USBPHY_DATA3MIO35G21
USBPHY_DATA4MIO28L17

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USBPHY_DATA5MIO37B21
USBPHY_DATA6MIO38A20
USBPHY_DATA7MIO39F18
USBPHY_STPMIO30L18
USBPHY_NXTMIO31H21
USBPHY_DIRMIO29H22
USBPHY_CLKOUTMIO36H17
USBPHY_nRSETIO_6P_35J16

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4.10.千兆以太网

开发板上放置了一颗千兆以太网芯片。已集成到核心板上， 挂接在 PS 侧，我们 定义为 PHY0。以太网芯片与 ZYNQ 芯片之间均通过 RGMII 接口互连。核心板上 PHY0 对外只需要连接集成变压器的 RJ45 即可。PHY0 芯片地址 PHY_AD[2:0]=001，信号连 接参考下表，原理图如下图。

RMGII 信号管脚名称管脚位置
GTX_CLKMIO16_501L19
TXD0MIO17_501K21
TXD1MIO18_501K20
TXD2MIO19_501J20
TXD3MIO20_501M20
TX_ENMIO21_501J19
RX_CLKMIO22_501L20
RXD0MIO23_501J21
RXD1MIO24_501M19
RXD2MIO25_501G19
RXD3MIO26_501M17
RX_CTLMIO27_501G20
MDCMIO52_501D19
MDIOMIO53_501C18

4.11.SFP接口

开发板上放置了两路 SFP 接口，ZYNQ7035/7045/7100 支持的 GTX 接口最高速度 可以到 10Ghz。GTX 时钟为 125Mhz，输入管脚名称是MGT-CLK1P-110/MGT-CLK1N-110， 管脚位置是 AC8/AC7。
如下表列出了引脚信号对应关系:

SFP 引脚管脚名称管脚位置
SFP1_TX_PMGT_110_TX_P1AF2
SFP1_TX_NMGT_110_TX_N1AF1
SFP1_RX_PMGT_110_RX_P1AG4
SFP1_RX_NMGT_110_RX_N1AG3
SFP1_TX_DISABLEIO_7P_10AE12
SFP1_RxRATE_SELIO_7N_10AF12
SFP2_TX_PMGT_110_TX_P0AH2
SFP2_TX_NMGT_110_TX_N0AH1
SFP2_RX_PMGT_110_RX_P0AH6
SFP2_RX_NMGT_110_RX_N0AH5
SFP2_TX_DISABLEIO_10P_10AG12
SFP2_RxRATE_SELIO_10N_10AH12

FPGA

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4.12.SATA接口

开发板上设计了 1 路 SATA 接口，如下表列出了管脚对应关系，详细电路可以参 考开发板原理图。

SATA 接口管脚名称管脚位置
SATA1_TX_PMGT_TX_P0_110AD2
SATA1_TX_NMGT_TX_N0_110AD1
SATA1_RX_PMGT_RX_P0_110AD6
SATA1_RX_NMGT_RX_N0_110AD5

FPGA

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4.13.LED

核心板设计了五路 LED，开发板设计了两路 LED，共计七路 LED。LED 高电平亮， 低电平灭。详细电路可参考开发板原理图。

LED 位号管脚名称管脚位置
LED1(核心板)IO_13N_9AA19
LED2(核心板)IO_14P_9AB19
LED3(核心板)IO_14N_9AB20
LED4(核心板)IO_19P_9AD20
LED5(核心板)IO_19N_9AE20
LED1(开发板)IO_9P_10AD14
LED2(开发板)IO_9N_10AD13

FPGA

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4.14.按键

开发板上设计了 2 路按键，按键上拉到 3.3V，按键后为低，即低电平有效。如 下表列出了按键的连接对应关系。

按键位号管脚名称管脚位置
KEY1IO_21P_10AB12
KEY2IO_21N_10AC12

FPGA

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4.15.40P扩展接口

开发板板载了一个 40P 2.54mm 间距的简易牛角座，用于扩展信号的连接，接口 电平默认 3.3V。
如下表标出了信号所在的芯片位置，详细连接关系参考原理图部分。

JM1 信号顺序管脚名称管脚位置JM1 信号顺序管脚名称管脚位置
5IO_L8P_10AH146IO_L12P_MRCC_1AF14
7IO_L8N_10AH138IO_L12N_MRCC_1AG14
9IO_L5P_10AJ1510IO_L22P_10AB15
11IO_L5N_10AK1512IO_L22N_10AB14
13IO_L3P_10AJ1414IO_L19P_10AC14
15IO_L3N_10AJ1316IO_L19N_10AC13
17IO_L18P_10AD1618IO_L6P_10AH17
19IO_L18N_10AD1520IO_L6N_10AH16
21IO_L14P_SRCC_10AF1522IO_L16P_10AE16
23IO_L14N_SRCC_10AG1524IO_L16N_10AE15
25IO_L17P_10AE1826IO_L23P_10AC17
27IO_L17N_10AE1728IO_L23N_10AC16
29IO_L13P_MRCC_10AG1730IO_L15P_10AF18
31IO_L13N_MRCC_10AG1632IO_L15N_10AF17
37IO_L4P_10AJ1638IO_L2P_10AH18
39IO_L4N_10AK1640IO_L2N_10AJ18

FPGA

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4.16.FMC扩展接口

开发板上设计了一路 FMC 连接器，接口类型为 HPC，如下表列出了信号对应关 系。详细连接关系参考原理图部分。

FMC-HPC 管脚管脚名称管脚位置
LA00_P_CCIO_L14P_SRCC_13R27
LA00_N_CCIO_ L14N_SRCCT27
LA01_P_CCIO_L13P_MRCC_13R25
LA01_N_CCIO_ L13N_MRCCR26
LA02_PIO_L19P_13P21
LA02_NIO_L19N_13R21
LA03_PIO_L3P_13N28
LA03_NIO_L3N_13P28
LA04_PIO_L17P_13T24
LA04_NIO_L17N_13T25
LA05_PIO_L22P_13U22
LA05_NIO_L22N_13V22
LA06_PIO_L2P_13T30
LA06_NIO_L2N_13U30
LA07_PIO_L4P_13N29
LA07_NIO_L4N_13P29
LA08_PIO_L8P_13W29
LA08_NIO_L8N_13W30
LA09_PIO_L7P_13V28
LA09_NIO_L7N_13V29
LA10_PIO_L23P_13U24
LA10_NIO_L23N_13V24
LA11_PIO_L21P_13R22
LA11_NIO_L21N_13R23
LA12_PIO_L10P_13W25
LA12_NIO_L10N_13W26
LA13_PIO_L6P_13R28
LA13_NIO_L6N_13T28
LA14_PIO_L9P_13V27
LA14_NIO_L9N_13W28
LA15_PIO_L18P_13P23
LA15_NIO_L18N_13P24
LA16_PIO_L16P_13P25
LA16_NIO_L16N_13P26
LA17_P_CCIO_L12P_MRCC_13U26
LA17_N_CCIO_L12N_MRCC_13U27
LA18_P_CCIO_L11P_SRCC_13U25
LA18_N_CCIO_L11N_SRCC_13V26
LA19_PIO_L20P_13T22
LA19_NIO_L20N_13T23
LA20_PIO_L15P_13N26
LA20_NIO_L15N_13N27
LA21_PIO_L24P_13V23
LA21_NIO_L24N_13W24
LA22_PIO_L1P_13P30
LA22_NIO_L1N_13R30
LA23_PIO_L5P_13T29
LA23_NIO_L5N_13U29
LA24_PIO_L8P_12AD30
LA24_NIO_L8N_12AE30
LA25_PIO_L3P_12Y26
LA25_NIO_L3N_12Y27
LA26_PIO_L20P_12AJ30
LA26_NIO_L20N_12AK30
LA27_PIO_L16P_12AF30
LA27_NIO_L16N_12AG30
LA28_PIO_L9P_12AC29
LA28_NIO_L9N_12AD29
LA29_PIO_L1P_12Y30
LA29_NIO_L1N_12AA30
LA30_PIO_L24P_12AJ26
LA30_NIO_L24N_12AK26
LA31_PIO_L10P_12AD25
LA31_NIO_L10N_12AE26
LA32_PIO_L23P_12AH26
LA32_NIO_L23N_12AH27
LA33_PIO_L17P_12AG26
LA33_NIO_L17N_12AG27
FMC_IIC_SCLIO_L11P_10AE13
FMC_IIC_SDAIO_L11N_10AF13
DP0_M2C_PMGT_RX_P0_111AC4
DP0_M2C_NMGT_RX_N0_111AC3
DP1_M2C_PMGT_RX_P1_111AB6
DP1_M2C_NMGT_RX_N1_111AB5
DP2_M2C_PMGT_RX_P2_111Y6
DP2_M2C_NMGT_RX_N2_111Y5
DP3_M2C_PMGT_RX_P3_111AA4
DP3_M2C_NMGT_RX_N3_111AA3
DP4_M2C_PMGT_RX_P0_112V6
DP4_M2C_NMGT_RX_N0_112V5
DP5_M2C_PMGT_RX_P1_112U4
DP5_M2C_NMGT_RX_N1_112U3
DP6_M2C_PMGT_RX_P2_112T6
DP6_M2C_NMGT_RX_N2_112T5
DP7_M2C_PMGT_RX_P3_112P6
DP7_M2C_NMGT_RX_N3_112P5
GBTCLK0_M2C_PMGT_CLK0_P_111U8
GBTCLK0_M2C_NMGT_CLK0_N_111U7
GBTCLK1_M2C_PMGT_CLK0_P_112N8
GBTCLK1_M2C_NMGT_CLK0_N_112N7
DP0_C2M_PMGT_TX_P0_111AB2
DP0_C2M_NMGT_TX_N0_111AB1
DP1_C2M_PMGT_TX_P1_111Y2
DP1_C2M_NMGT_TX_N1_111Y1
DP2_C2M_PMGT_TX_P2_111W4
DP2_C2M_NMGT_TX_N2_111W3
DP3_C2M_PMGT_TX_P3_111V2
DP3_C2M_NMGT_TX_N3_111V1
DP4_C2M_PMGT_TX_P0_112T2
DP4_C2M_NMGT_TX_N0_112T1
DP5_C2M_PMGT_TX_P1_112R4
DP5_C2M_NMGT_TX_N1_112R3
DP6_C2M_PMGT_TX_P2_112P2
DP6_C2M_NMGT_TX_N2_112P1
DP7_C2M_PMGT_TX_P3_112N4
DP7_C2M_NMGT_TX_N3_112N3
HA00_P_CCIO_L13P_MRCC_11AG21
HA00_N_CCIO_L13N_MRCC_11AH21
HA01_P_CCIO_L12P_MRCC_11AE22
HA01_N_CCIO_L12N_MRCC_11AF22
HA02_PIO_L5P_11AH23
HA02_NIO_L5N_11AH24
HA03_PIO_L11P_11AD23
HA03_NIO_L11N_11AE23
HA04_PIO_L7P_11AC24
HA04_NIO_L7N_11AD24
HA05_PIO_L21P_11Y22
HA05_NIO_L21N_11Y23
HA06_PIO_L1P_11AJ25
HA06_NIO_L1N_11AK25
HA07_PIO_L8P_11AG24
HA07_NIO_L8N_11AG25
HA08_PIO_L19P_11AB21
HA08_NIO_L19N_11AB22
HA09_PIO_L22P_11AA24
HA09_NIO_L22N_11AB24
HA10_PIO_L16P_11AK17
HA10_NIO_L16N_11AK18
HA11_PIO_L2P_11AK22
HA11_NIO_L2N_11AK23
HA12_PIO_L24P_11AC22
HA12_NIO_L24N_11AC23
HA13_PIO_L9P_11AF23
HA13_NIO_L9N_11AF24
HA14_PIO_L6P_11AG22
HA14_NIO_L6N_11AH22
HA15_PIO_L23P_11AA22
HA15_NIO_L23N_11AA23
HA16_PIO_L18P_11AF19
HA16_NIO_L18N_11AG19
HA17_P_CCIO_L14P_SRCC_11AF20
HA17_N_CCIO_L14N_SRCC_11AG20
HA18_PIO_L4P_11AJ23
HA18_NIO_L4N_11AJ24
HA19_PIO_L17P_11AH19
HA19_NIO_L17N_11AJ19
HA20_PIO_L20P_11W21
HA20_NIO_L20N_11Y21
HA21_PIO_L3P_11AJ21
HA21_NIO_L3N_11AK21
HA22_PIO_L10P_11AD21
HA22_NIO_L10N_11AE21
HA23_PIO_L15P_11AJ20
HA23_NIO_L15N_11AK20
HB00_P_CCIO_L12P_MRCC_35F15
HB00_N_CCIO_L12N_MRCC_35F14
HB01_PIO_L18P_35B17
HB01_NIO_L18N_35A17
HB02_PIO_L15P_35F17
HB02_NIO_L15N_35E17
HB03_PIO_L16P_35D16
HB03_NIO_L16N_35C16
HB04_PIO_L17P_35C17
HB04_NIO_L17N_35B16
HB05_PIO_L1P_35L15
HB05_NIO_L1N_35L14
HB06_PIO_L14P_SRCC_35D15
HB06_NIO_L14N_SRCC_35D14
HB07_PIO_L4P_35J14
HB07_NIO_L4N_35H14
HB08_PIO_L20P_35C12
HB08_NIO_L20N_35B12
HB09_PIO_L8P_35G15
HB09_NIO_L8N_35G14
HB10_PIO_L24P_35A13
HB10_NIO_L24N_35A12
HB11_PIO_L19P_35C14
HB11_NIO_L19N_35C13
HB12_PIO_L21P_35B15
HB12_NIO_L21N_35A15
HB13_PIO_L2P_35J13
HB13_NIO_L2N_35H13
HB14_PIO_L7P_35G17
HB14_NIO_L7N_35G16
HB15_PIO_L22P_35C11
HB15_NIO_L22N_35B11
HB16_PIO_L3P_35L13
HB16_NIO_L3N_35K13
HB17_P_CCIO_L11P_SRCC_35E13
HB17_N_CCIO_L11N_SRCC_35D13
HB18_PIO_L9P_35G12
HB18_NIO_L9N_35F12
HB19_PIO_L10P_35F13
HB19_NIO_L10N_35E12
HB20_PIO_L5P_35K15
HB20_NIO_L5N_35J15
HB21_PIO_L23P_35B14
HB21_NIO_L23N_35A14

FPGA

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4.17.PCIE2.0接口

开发板设计了PCIE2.0 接口，为 x4 接口，如下表列出了PCIE 接口对应关系。

PCIE2.0管脚名称管脚位置
PERST_NIO_24N_10AB16
REF_CLK_PMGT_109_CLK_P0AD10
REF_CLK_NMGT_109_CLK_N0AD9
PER0_PMGT_109_TX_P3AK2
PER0_NMGT_109_TX_N3AK1
PER1_PMGT_109_TX_P2AJ4
PER1_NMGT_109_TX_N2AJ3
PER2_PMGT_109_TX_P1AK6
PER2_NMGT_109_TX_N1AK5
PER3_PMGT_109_TX_P0AK10
PER3_NMGT_109_TX_N0AK9
PET0_PMGT_109_RX_P3AE8
PET0_NMGT_109_RX_N3AE7
PET1_PMGT_109_RX_P2AG8
PET1_NMGT_109_RX_N2AG7
PET2_PMGT_109_RX_P1AJ8
PET2_NMGT_109_RX_N1AJ7
PET3_PMGT_109_RX_P0AH10
PET3_NMGT_109_RX_N0AH9

FPGA

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4.18.JTAG接口

开发板设计了一个 JTAG 接口，购买开发板后，我们会提供配套的下载器，对应 连接线序就可以下载调试板卡。

FPGA

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审核编辑 黄宇

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