这款具有奇偶校验功能的 JEDEC SSTE32882 28 位 1:2 或 26 位 1:2 和 4 位 1:1 寄存时钟驱动器设计用于在 VDD1.5 V,在 VDD1.35 V 和 V 的 DDR3U 寄存器 DIMMDD的 1.25 V。
所有输入均兼容 1.5 V、1.35 V 和 1.25 V CMOS。所有输出都是经过优化的 CMOS 驱动器,可在 DDR3 RDIMM 应用中驱动端接走线上的 DRAM 信号。时钟输出 Yn 和 Yn 以及控制网络输出 DxCKEn、DxCSn 和 DxODTn 可以以不同的强度和偏斜驱动,以优化信号完整性、补偿不同的负载并均衡信号传输速度。
*附件:sn74ssqeb32882.pdf
该SN74SSQEB32882具有与四芯片选择使能相关的两种基本作模式 (QCSEN) 输入。当QCSEN输入引脚开路(或拉高)时,该元件有两个芯片选择输入DCS0和DCS1,以及每个芯片选择输出的两个拷贝,QACS0、QACS1、QBCS0和QBCS1。这是“禁用 QuadCS”模式。当QCSEN输入引脚拉低时,该元件有四个芯片选择输入DCS[3:0]和四个芯片选择输出QCS[3:0]。这是“启用 QuadCS”模式。在本规范的其余部分,DCS[n:0]将指示所有芯片选择输入,其中n=1表示禁用QuadCS,n=3表示启用QuadCS。QxCS[n:0] 将指示所有芯片选择输出。
该器件还支持将单个器件安装在 DIMM 背面的模式。如果MIRROR=HIGH,则在这种情况下,输入总线终端(IBT)必须对所有输入信号保持启用状态。
SN74SSQEB32882采用差分时钟(CK和CK)工作。数据记录在 CK 变高和 CK 变低的交叉点处。该数据可以重新驱动到输出端,也可用于访问设备内部控制寄存器。
输入总线数据完整性由奇偶校验功能保护。将所有地址和命令输入信号相加,并将总和的最后一位与系统在一个时钟周期后PAR_IN输入端提供的奇偶校验信号进行比较。如果它们不匹配,器件将拉动漏极开路输出 ERROUT LOW。控制信号(DCKE0、DCKE1、DODT0、DODT1、DCS[n:0])不属于此计算的一部分。
该SN74SSQEB32882实现了不同的省电机制,以减少热功率耗散并支持系统断电状态。通过禁用未使用的输出,功耗进一步降低。
该封装经过优化,可支持高密度 DIMM。通过将输入和输出位置对齐 DIMM 手指信号排序和 SDRAM 球出,该器件可以对 DIMM 走线进行去扰乱,从而实现低串扰设计和低互连延迟。
边沿控制输出可减少振铃并改善SDRAM输入端的信号眼图开度。
特性
参数

1. 产品概述
SN74SSQEB32882是德州仪器(TI)推出的28位至56位寄存缓冲器,专为DDR3注册型双列直插内存模块(RDIMM)设计,支持以下特性:
2. 关键特性
3. 应用场景
4. 技术参数
5. 封装与生产信息
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