‌SN74SSTEB32866 1.5V/1.8V 25位可配置寄存缓冲器技术文档总结

这款 25 位 1：1 或 14 位 1：2 可配置寄存器缓冲器设计用于 1.425V 至 1.9V VCC 工作。在 1：1 引脚配置中，每个 DIMM 只需要一个器件即可驱动 9 个 SDRAM 负载。在 1：2 引脚配置中，每个 DIMM 需要两个器件来驱动 18 个 SDRAM 负载。
*附件：sn74ssteb32866.pdf

所有输入均SSTL_18，但复位 （RESET） 和控制 （Cn） 输入除外，它们是 LVCMOS。所有输出都是 边沿控制电路针对未端接的 DIMM 负载进行了优化，并符合 SSTL_18 和 SSTL_15 规格（取决于电源电压电平），但 漏极开路误差 （QERR） 输出。

SN74SSTEB32866采用差分时钟（CLK和CLK）工作。数据在十字路口登记 CLK 走高，CLK 走低。

SN74SSTEB32866在奇偶校验位 （PAR_IN） 输入上接受来自内存控制器的奇偶校验位，并将其与独立于 DIMM 的 D 输入（D2-D3、D5-D6、D8-D25，当 C0 = 0 时）接收到的数据进行比较 和 C1 = 0;当 C0 = 0 且 C1 = 1 时，D2-D3、D5-D6、D8-D14;或 D1-D6、D8-D13 当 C0 = 1 时），并指示漏极开路 QERR 引脚上是否发生奇偶校验错误（低电平有效）。公约是平等的;即，有效奇偶校验定义为与DIMM无关的数据输入中的偶数个奇偶校验， 与奇偶校验输入位结合。要计算奇偶校验，所有与 DIMM 无关的数据输入都必须与已知的逻辑状态相关联。

当用作单个器件时，C0 和 C1 输入连接为低电平。在此配置中，对PAR_IN输入信号进行奇偶校验，该信号在应用的输入数据后一个周期到达。在数据注册后两个时钟周期，生成相应的部分奇偶校验输出 （PPO） 和 QERR 信号。

成对使用时，第一个寄存器的C0输入为低电平，第二个寄存器的C0输入为高电平。两个寄存器的C1输入都连接为高电平。奇偶校验在它所应用的数据输入后一个周期到达，在第一个器件的PAR_IN输入信号上进行检查。在数据注册后两个时钟周期，在第二个设备上生成相应的 PPO 和 QERR 信号。第一个寄存器的PPO输出级联到第二个寄存器的PAR_IN SN74SSTEB32866。第一个SN74SSTEB32866的 QERR 输出保持浮动状态，有效错误信息锁存在第二个 QERR 输出上 SN74SSTEB32866。

如果发生错误并且 QERR 输出被驱动为低电平，则它将保持低电平锁存至少两个时钟周期或 直到RESET被驱动为低电平。如果发生两个或多个连续的奇偶校验错误，则 QERR 输出被驱动为低电平，并且 锁存低电平时钟持续时间等于奇偶校验错误持续时间，或直到RESET被驱动为低电平。与DIMM相关的信号（DCKE、DCS、DODT和CSR）不包括在奇偶校验计算中。

C0输入控制1：2引脚排列的引脚配置，从寄存器A配置（低电平时）到寄存器B配置（高电平时）。C1输入控制引脚配置，从25位1：1（低电平时）到14位1：2（高电平时）。正常运行期间不应切换 C0 和 C1。它们应硬连线到有效的低电平或高电平，以将寄存器配置为所需模式。在 25 位 1：1 引脚配置中，A6、D6 和 H6 端子被驱动为低电平，并且是不使用（DNU）引脚。

在DDR2 RDIMM应用中，RESET被指定为相对于CLK和CLK完全异步。因此，无法保证两者之间的时间关系。进入复位时，寄存器被清除，数据输出相对于禁用差分输入接收器所需的时间快速驱动为低电平。然而，当复位结束时，寄存器相对于使能差分输入接收器所需的时间迅速变为活动状态。只要数据输入为低电平，并且时钟在RESET从低到高转换到输入接收器完全使能期间保持稳定，SN74SSTEB32866的设计就可以确保输出保持低电平，从而确保输出上不会出现毛刺。

为确保在提供稳定时钟之前从寄存器获得定义的输出，在上电期间必须将RESET保持在低电平状态。

该器件支持低功耗待机作。当RESET为低电平时，差分输入接收器被禁用，未驱动（浮动）数据、时钟和基准电压（V 裁判 ） 输入。此外，当RESET为低电平时，所有寄存器都被复位，所有输出都强制为低电平，QERR除外。LVCMOS RESET和Cn输入必须始终保持在有效的逻辑高电平或低电平。

该器件还通过监控系统芯片选择（DCS 和 CSR）来支持低功耗有源作 当DCS和CSR输入均为高电平时，输入和门控Qn和PPO输出的状态变化。如果 DCS或CSR输入为低电平，Qn和PPO输出工作正常。此外，如果内部低功耗信号 （LPS1） 为高电平（DCS 和 CSR 变为高电平后一个周期），则器件会将 QERR 输出门控到状态变化。如果 LPS1 为低电平，则 QERR 输出工作正常。RESET输入优先于DCS和CSR控制，当驱动低电平时，强制Qn和PPO输出为低电平，并强制QERR输出为高电平。如果不需要DCS控制功能，则可以将CSR输入硬接线到地，在这种情况下，DCS的建立时间要求与其他D数据输入相同。要仅使用DCS控制低功耗模式，应将CSR输入上拉至VCC通过上拉电阻器。

两个V裁判引脚（A3 和 T3）在内部连接在一起大约 150 个。然而，它确实是 只需连接两个 V 中的一个裁判引脚连接到外部V裁判电源。未使用的 V裁判引脚应以 V 结尾裁判耦合电容器。

特性

• 德州仪器 （TI） Widebus+ ™ 系列成员
• 引脚排列优化了 DDR2 DIMM PCB 布局
• 可配置为 25 位 1：1 或 14 位 1：2 寄存器缓冲器
• 芯片选择输入可控制数据输出的状态变化，并最大限度地降低系统功耗
• 输出边沿控制电路可最大限度地降低未端接线路中的开关噪声
• 支持 1.5V 和 1.8V 电源电压范围
• 差分时钟（CLK和CLK）输入
• 支持控制和RESET输入上的LVCMOS开关电平
• 检查与 DIMM 无关的数据输入上的奇偶校验
• 能够与第二个SN74SSTEB32866级联
• 支持工业温度范围（-40°C 至 85°C）

参数