‌CDCVF855 2.5V锁相环时钟驱动器技术文档总结

该CDCVF855是一款高性能、低偏斜、低抖动、零延迟缓冲器，可将差分时钟输入对（CLK、CLK）分配给4个差分时钟输出对（Y[0：3]、Y[0：3]）和1对差分反馈时钟输出（FBOUT、FBOUT）。时钟输出由时钟输入（CLK、CLK）、反馈时钟（FBIN、FBIN）和模拟电源输入（AV DD ).当PWRDWN为高电平时，输出与CLK在相位和频率上切换。当PWRDWN为低电平时，所有输出都被禁用到高阻抗状态（3状态），PLL关闭（低功耗模式）。当输入频率低于低于 20 MHz（典型值 10 MHz）的建议检测频率时，器件也会进入这种低功耗模式。输入频率检测电路检测低频条件，在施加>20 MHz输入信号后，该检测电路导通PLL并使能输出。
*附件：cdcvf855.pdf

当 AVDD捆扎低，则 PLL 关闭并旁路用于测试目的。该CDCVF855还能够跟踪扩频时钟以降低 EMI。

由于CDCVF855基于PLL电路，因此需要稳定时间才能实现PLL的锁相。通电后需要此稳定时间。该CDCVF855适用于商业和工业温度范围。

特性

• 兼容扩频时钟
• 工作频率：60 MHz 至 220 MHz
• 低抖动（周期间）：±60 ps（200 MHz时为±40 ps）
• 低静态相位偏移：±50 ps
• 低抖动（周期）：±60 ps（200 MHz时为±30 ps）
• 1 到 4 差分时钟分配 （SSTL2）
• 同类最佳 V 牛 = V DD /2 ±0.1 伏
• 采用双通道 2.6V 或 2.5V 电源供电
• 采用28引脚TSSOP封装
• 消耗<100μA静态电流
• 外部反馈引脚（FBIN、FBIN）用于将输出与输入时钟同步
• 符合/超过DDRI-200/266/333规范的JEDEC标准（JESD82-1）
• 达到/超过建议的DDRI-400规范（JESD82-1A）
• 当未施加CLK输入信号或PWRDWN为低电平时，进入低功耗模式
• 应用
  • DDR内存模块（DDR400/333/266/200）
  • 零延迟扇出缓冲器

参数

‌一、核心特性‌

1. ‌性能参数‌
   • 工作频率范围：60MHz至220MHz
   • 低抖动特性：周期抖动±60ps（200MHz时±30ps），周期间抖动±60ps（200MHz时±40ps）
   • 静态相位偏移：±50ps
   • 支持扩频时钟（SSC）以降低EMI
2. ‌功能设计‌
   • 1路差分时钟输入（CLK/CLK）转换为4路差分输出（Y[0:3]/Y[0:3]）及1路反馈输出（FBOUT/FBOUT）
   • 外部反馈引脚（FBIN/FBIN）实现输入与输出时钟同步
   • 低功耗模式：无输入信号或PWRDWN为低电平时关闭输出

‌二、应用场景‌

• DDR内存模块（DDR400/333/266/200）
• 零延迟扇出缓冲器

‌三、电气特性‌

1. ‌供电要求‌
   • 双电源供电：2.5V或2.6V（VDDQ与AVDD）
   • 静态电流：<100μA
2. ‌信号规范‌
   • 差分输入电压范围：0.36V至VDDQ+0.6V
   • 输出驱动能力：支持120Ω终端负载，14pF容性负载

‌四、封装与可靠性‌

• 28引脚TSSOP封装（PW型号）
• 工作温度范围：-40°C至85°C
• 符合JEDEC DDR标准（JESD82-1/1A）

‌五、关键注意事项‌

• PLL稳定时间：上电后需10μs锁定相位
• 推荐AVDD电源滤波电路：包含4.7μF、0.1μF及2200pF电容
• 绝对最大额定值：输入/输出电压不超过VDDQ+0.5V