‌CDCF5801A时钟乘法器技术文档总结

该CDCF5801A提供参考时钟（REFCLK）信号的时钟乘法，具有通过相位对齐器以仅1.3 mUI步长延迟或推进CLKOUT/CLKOUTB的独特功能。对于DLYCTRL引脚上的每个上升沿，只要LEADLAG输入在DLYCTRL上升沿时检测到低信号，CLKOUT就会延迟1.3 mUI步长。同样，对于DLYCTRL引脚上的每个上升沿，只要LEADLAG引脚在转换期间为高电平，CLKOUT就会提前1.3 mUI步长。这种独特的功能允许器件通过将需要对齐的时钟馈送到DLYCTRL和LEADLAG引脚，在CLKOUT/CLKOUTB和系统中的任何其他CLK之间进行相位对齐（零延迟）。此外，它还能够通过在 DLYCTRL 引脚上提供适当数量的边沿来对固定延迟进行编程，同时将 LEADLAG 引脚捆绑到直流高电平或低电平。其他可能的应用包括：
*附件：cdcf5801a.pdf

• 将输出时钟信号的上升沿与输入时钟上升沿对齐
• 在需要很长的 PLL 反馈线的应用中避免 PLL 不稳定
• 抖动和数字开关噪声隔离
• 在具有良好 ppm 频率稳定性的系统中限制抖动

该CDCF5801A具有故障安全上电初始化状态机，支持在所有上电条件下正常运行。

该CDCF5801A提供参考时钟 （REFCLK） 信号的时钟乘法和分频。该器件经过优化，从输入到输出的抖动影响极低。前分压器引脚 MULT[0：1] 和后分频器引脚 P[0：2] 提供倍频比和分频比选择，生成 25 MHz 至 280 MHz 的 CLKOUT/CLOUTKB 频率，时钟输入基准 （REFCLK） 范围为 12.5 MHz 至 240 MHz。有关详细的频率支持，请参阅。引脚 MULT[0：1] 和 P[1：2] 的选择决定了 1、2、4 或 8 的乘法值。该CDCF5801A提供多种掉电/高阻抗模式，可通过引脚 P0、STOPB 和 PWRDN 进行选择。该CDCF5801A的另一个独特功能是时钟输入引脚 REFCLK 通过改变 VDDREF 引脚上的电压来实现高灵敏度和宽共模范围。时钟信号输出 CLKOUT 和 CLKOUTB 可以独立用于生成单端时钟信号。CLKOUT/CLKOUTB 输出也可以组合生成适用于 LVDS、LVPECL 或 HSTL/SSTL 信号的差分输出信号。该CDCF5801A的特性是在 -40°C 至 85°C 的自由空气温度下工作。

特性

• 低抖动时钟倍增器：×1、×2、×4、×8
• 故障安全上电初始化
• 1.3 mUI 的可编程双向延迟步长
• 输出频率范围为 25 MHz 至 280 MHz
• 输入频率范围为 12.5 MHz 至 240 MHz
• 低抖动产生
• 单端 REFCLK 输入，具有可调触发电平（适用于 LVTTL、HSTL 和 LVPECL）
• 差分/单端输出
• 输出可驱动LVPECL、LVDS和LVTTL
• 三种电源工作模式，可最大限度地降低功耗
• 低功耗（280 MHz/3.3 V 时< 190 mW）
• 采用收缩小外形封装 （DBQ） 封装
• PLL 无需外部元件
• 扩频时钟跟踪能力可降低 EMI （SSC）
• 应用
  • 视频图形
  • 游戏产品
  • 数据通信
  • 电信
  • FPGA 创建的降噪

参数

‌1. 产品概述‌
CDCF5801A是德州仪器（TI）推出的低抖动时钟乘法器芯片，具有延迟控制和相位对齐功能，适用于视频图形、数据通信、电信等高精度时钟需求场景。核心特性包括：

• 支持×1/×2/×4/×8时钟乘法
• 可编程双向延迟步进（1.3 mUI步长）
• 输入频率范围：12.5 MHz–240 MHz
• 输出频率范围：25 MHz–280 MHz
• 低功耗设计（<190 mW @280 MHz/3.3V）

‌2. 关键功能‌

• ‌相位对齐‌：通过DLYCTRL和LEADLAG引脚实现输出时钟的精确相位调节（延迟/提前）。
• ‌多模式配置‌：
  • 通过MULT[0:1]选择预分频系数（×1/×2/×4/×8/×16）
  • 通过P[0:2]设置后分频系数（div2/div4/div8/div16）
• ‌电源管理‌：支持正常模式、时钟停止模式（STOPB控制）和断电模式（PWRDNB控制）。

‌3. 电气特性‌

• ‌工作电压‌：3V–3.6V（VDDP/VDDPA/VDDO）
• ‌抖动性能‌：
  • 典型周期抖动（RMS）：4–20 ps（取决于频率配置）
  • 相位抖动（100 kHz–40 MHz带宽）：15–80 ps
• ‌封装‌：24引脚SSOP（DBQ），工作温度-40°C至85°C。

‌4. 典型应用‌

• 消除FPGA噪声的时钟同步
• 长反馈线PLL系统的稳定性优化
• 视频/游戏设备的低EMI时钟生成
• 数据通信中的时钟去偏斜（文档图9展示了与CDCV304缓冲器的级联方案）

‌5. 设计注意事项‌

• ‌VDDREF配置‌：建议直接连接VDD以兼容PECL等差分输入。
• ‌延迟控制限制‌：每32个DLYCTRL上升沿中可能有1–2个无效（需避免高频调节）。
• ‌初始化时间‌：上电至稳定输出需≤3 ms。