‌CDCVF857 2.5V锁相环时钟驱动器技术文档总结

该CDCVF857是一款高性能、低偏斜、低抖动、零延迟缓冲器，可将差分时钟输入对（CLK、CLK）分配给10个差分时钟输出对（Y[0：9]、Y[0：9]）和1个差分反馈时钟输出对（FBOUT、FBOUT）。时钟输出由时钟输入（CLK、CLK）、反馈时钟（FBIN、FBIN）和模拟电源输入（AVDD）控制。当PWRDWN为高电平时，输出与CLK在相位和频率上切换。当PWRDWN为低电平时，所有输出都被禁用到高阻抗状态（3状态），PLL关闭（低功耗模式）。当输入频率低于低于 20 MHz（典型值 10 MHz）的建议检测频率时，器件也会进入这种低功耗模式。输入频率检测电路检测低频条件，在施加>20MHz输入信号后，该检测电路导通PLL并使能输出。
*附件：cdcvf857.pdf

当 AVDD捆扎低，则 PLL 关闭并旁路用于测试目的。该CDCVF857还能够跟踪扩频时钟以降低EMI。

由于CDCVF857基于PLL电路，因此需要稳定时间才能实现PLL的锁相。通电后需要此稳定时间。该CDCVF857适用于商业和工业温度范围。

特性

• 兼容扩频时钟
• 工作频率：60 MHz 至 220 MHz
• 低抖动（周期间）：±35 ps
• 低静态相位偏移：±50 ps
• 低抖动（周期）：±30 ps
• 1 到 10 差分时钟分配 （SSTL2）
• 同类最佳 V 牛 = V DD /2 ±0.1 伏
• 采用双通道 2.6V 或 2.5V 电源供电
• 采用 40 引脚 MLF 封装、48 引脚 TSSOP 封装、56 引脚 MicroStar Junior™ BGA 封装
• 消耗<100μA静态电流
• 外部反馈引脚（FBIN、FBIN）用于将输出与输入时钟同步
• 符合/超过DDRI-200/266/333规范的JEDEC标准（JESD82-1）
• 达到/超过建议的DDRI-400规范（JESD82-1A）
• 当未施加CLK输入信号或PWRDWN为低电平时，进入低功耗模式
• 应用
  • DDR内存模块（DDR400/333/266/200）
  • 零延迟扇出缓冲器

参数

‌1. 核心特性‌

• ‌高性能时钟分配‌：1:10差分时钟分配（SSTL2标准），支持60-220MHz工作频率
• ‌低抖动性能‌：周期抖动±30ps，周期间抖动±35ps，静态相位偏移±50ps
• ‌电源特性‌：双2.5V/2.6V供电，静态电流<100μA
• ‌封装选项‌：40引脚MLF、48引脚TSSOP、56球MicroStar Junior™ BGA封装
• ‌兼容性‌：符合JESD82-1 DDR200/266/333及JESD82-1A DDR400规范

‌2. 关键功能‌

• ‌零延迟缓冲‌：通过外部反馈引脚(FBIN/FBIN)同步输出与输入时钟
• ‌低功耗模式‌：无输入时钟信号或PWRDWN为低电平时自动激活
• ‌扩频时钟兼容‌：支持EMI抑制技术
• ‌快速稳定‌：PLL模式10μs锁定时间，旁路模式30ns恢复时间

‌3. 电气参数‌

• ‌工作条件‌：
  • 供电电压：2.3-2.7V（VDDQ）
  • 温度范围：-40°C至85°C
• ‌输出特性‌：
  • 差分输出电压摆幅0.36-0.6V
  • 驱动能力：±12mA（高低电平）

‌4. 典型应用‌

• DDR内存模块（DDR400/333/266/200）
• 零延迟时钟扇出缓冲器
• 需要高精度时钟分配的系统

‌5. 设计注意事项‌

• 建议AVDD电源采用4.7μF+0.1μF+2200pF三级滤波
• 最大负载电容12pF（200MHz时）
• 热特性：TSSOP封装θJA 89.1°C/W（无气流）