fpga开发板 璞致 Kintex UltraScale Plus PZ-KU3P 与 PZ-KU5P核心板与开发板用户手册

璞致电子科技 2025-09-26 589
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描述

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**** 第一章：**** KintexUltraScale+系列介绍

Kintex™ UltraScale+™ 器件在 FinFET 节点中提供最佳性价比/功率平衡，为需 要高端功能（包括 33Gb/s 收发器和 100G 连接核心）的应用提供经济高效的解决方 案。我们的中端系列非常适合数据包处理和 DSP 密集型功能，并且非常适合无线 MIMO 技术、Nx100G 有线网络以及数据中心网络和存储加速等应用。

Kintex UltraScale+器件价值与优势如下：

可编程系统集成
高达 120 万系统逻辑单元

用于片上存储器集成的 UltraRAM

集成了 KR4 RS-FEC 、PCIe® Gen4 和 150G Interlaken 内核的 100G 以太网 MAC

提高系统性能

6.3 TeraMAC 的 DSP 计算性能

16G 和 28G 支持背板的收发器

中速级 2666 Mb/s DDR4

降低 BOM 成本

VCXO 和分数 PLL 集成降低了时钟元件成本

总功耗降低

与 7 系列 FPGA 相比，功耗最多可降低 60

更紧密的逻辑单元封装可降低动态功耗

加速设计生产力

与 Vivado™ 设计套件协同优化，可快速完成设计

用于智能 IP 集成的 SmartConnect 技术

Kintex UltraScale+器件资源如下表列出，我们选用KU3P/KU5P 做为核心板的主 控芯片：

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[]()[]()第二章： ****璞致 ****KintexUltraScale+开发板概述

[]()2.1.板卡概述

璞致电子科技 Kintex UltraScale+系列开发板提供了KU3P 和 KU5P 两个兼 容版本，分别使用 XILINX 公司的 XCKU3P-2FFVB676I 和 XCKU5P-2FFVB676I 作为 主控制器。

璞致电子科技 Kintex UltraScale+系列开发板以核心板加底板方式提供。核 心板通过两个0.635mm 间距 240P 高速连接器扣接在底板上，使用上更加灵活。既 可以做学习使用，也可以使用核心板用于项目开发。

另外，开发板集成了丰富的外设资源，提供了详尽的开发例程，加速了用 户学习或者项目推进。除此之外，开发板还集成了 JTAG 调试器，做到了一根 USB 线和一根 12V 电源线就可以让开发板工作起来，使用更加便捷。

关于核心板和开发板的详细说明，可以查阅下文对应的核心板和底板章 节。

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[]()2.2.开发板资源和框图

如下分别为开发板的框图和板载资源表，用户可对比查看。

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[]()2.3.开发板尺寸

如下图标出开发板尺寸为 148x100mm，开发板的四个角各放置一个固定孔， 用于安装支撑柱或固定单板，孔径为 3.5mm。开发板配置了风扇、散热片以及亚 克力防护板，为方便展示，并没有安装到开发板上，下图列出了散热片和风扇以 及对应尺寸。

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[]()[]()第三章: ****璞致 ****KintexUltraScale+核心板

[]()3.1.核心板简介

璞致 Kintex UltraScale+系列核心板提供了KU3P 和 KU5P 两款，两款资源 不同，接口完全兼容，通过更换核心板方式就可以实现资源升级，核心板管脚 完全兼容。如下图详细标注了核心板的功能模块。

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[]()3.2.核心板规格与尺寸

如下图列出了核心板所有板载资源，通过下图我们可以详细对比两款核心板差异： 主控芯片不同，外设资源相同。

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[]()3.3.核心板供电

核心板供电电压是 5V，在核心板的两个角都留有电源输入管脚，电源管脚 在模块内部已做了连通，此设计主要考虑用户电源接入方向，哪个方向方便接 哪个，只需要接一个角就可以。电源连接需用铜皮连接且打足够的过孔以保证 电源通流能力。核心板上的所有 GND 信号都需要连接到底板上，每个 GND 通过 两个过孔与底板连接。因核心板逻辑使用量不同，核心板供电极限电流在

5V/3A，所以外部供电需要考虑极限电流情况以保证核心板工作稳定。

给模组供电的电源输出电压需要稳定，且需要考虑电源浪涌，核心板电源 输入口需要加几颗大电容（220UF/10V），可以加一级 DC2DC 芯片，确保供电稳 定。

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[]()3.4.核心板时钟

核心板提供了两路差分时钟，频率分别是 200M/125M，满足了各种应用需 求。另外，125M 时钟还加了时钟缓冲器，可以实现板载时钟和外部时钟输入切 换，当时钟选择信号不接地时钟来源为差分晶振，当时钟选择信号接地时时钟 来源为连接器外部输入，如下图详细列出了时钟连接的对应关系和管脚所在位 置，更详细说明可参考璞致提供的核心板原理图。

[]()3.5.核心板复位

考虑到最大限度的保留 IO 口引出到底板上，核心板上并没有加复位按键，在开 发板上我们预留有复位按键，因为主控芯片是纯 FPGA，所以任何一个 IO 接口都可以 当做逻辑的复位接口，用户也可以自行定义复位接口。

[]()3.6.核心板启动方式

主芯片的启动模式分别是 JTAG、QSPI Flash，默认配置为 QSPI Flash 启动，但 JTAG 模式优先级要高于 QSPI Flash，所以当用户连接了 JTAG 接口芯片优先从 JTAG 启动，不用做启动模式切换。核心板上 QSPI Flash 容量为 256Mb，更详细说明可参考 璞致提供的核心板原理图。

[]() 3.7.BANK********接口电平选择

核心板上 BANK64/65 为 HP BANK，接口电平可以做 1.2/1.8V 调节，默认电平为 1.8V。BANK84/86/87 为 HD BANK，接口电平可以做 1.8/2.5/3.3V 调节，默认电平为 3.3V。核心板 BANK 电平的选择可以通过电阻位置选焊来调节，对应的电阻标注位置 如下图所示，精确位置参考核心板实物。

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[]()3.8.DDR4********资源

主芯片配置了两颗 DDR4,单颗容量 1GB，两颗共计容量为 2GB，DDR4 管脚分配参 见下表，更详细信息可参考璞致提供的原理图或者例程。

DDR4********引脚管脚名称管脚位置
DDR4_DQ0IO_L21P_T3L_N4_AD8P_67C23
DDR4_DQ1IO_L24N_T3U_N11_67B22
DDR4_DQ2IO_L23P_T3U_N8_67A24
DDR4_DQ3IO_L24P_T3U_N10_67C22
DDR4_DQ4IO_L21N_T3L_N5_AD8N_67B24
DDR4_DQ5IO_L20N_T3L_N3_AD1N_67D21
DDR4_DQ6IO_L23N_T3U_N9_67A25
DDR4_DQ7IO_L20P_T3L_N2_AD1P_67E21
DDR4_DM0IO_L19P_T3L_N0_DBC_AD9P_67A22
DDR4_DQS_P0IO_L22P_T3U_N6_DBC_AD0P_67C21
DDR4_DQS_N0IO_L22N_T3U_N7_DBC_AD0N_67B21
DDR4_DQ8IO_L18P_T2U_N10_AD2P_67A19
DDR4_DQ9IO_L15N_T2L_N5_AD11N_67B17
DDR4_DQ10IO_L18N_T2U_N11_AD2N_67A20
DDR4_DQ11IO_L15P_T2L_N4_AD11P_67C17
DDR4_DQ12IO_L14N_T2L_N3_GC_67B20
DDR4_DQ13IO_L17P_T2U_N8_AD10P_67B15
DDR4_DQ14IO_L14P_T2L_N2_GC_67B19
DDR4_DQ15IO_L17N_T2U_N9_AD10N_67A15
DDR4_DM1IO_L13P_T2L_N0_GC_QBC_67C18
DDR4_DQS_P1IO_L16P_T2U_N6_QBC_AD3P_67A17
DDR4_DQS_N1IO_L16N_T2U_N7_QBC_AD3N_67A18
DDR4_DQ16IO_L12P_T1U_N10_GC_67D19
DDR4_DQ17IO_L8N_T1L_N3_AD5N_67F19
DDR4_DQ18IO_L12N_T1U_N11_GC_67D20
DDR4_DQ19IO_L9P_T1L_N4_AD12P_67G20
DDR4_DQ20IO_L9N_T1L_N5_AD12N_67G21
DDR4_DQ21IO_L8P_T1L_N2_AD5P_67F18
DDR4_DQ22IO_L11N_T1U_N9_GC_67D18
DDR4_DQ23IO_L11P_T1U_N8_GC_67E18
DDR4_DM2IO_L7P_T1L_N0_QBC_AD13P_67H18
DDR4_DQS_P2IO_L10P_T1U_N6_QBC_AD4P_67F20
DDR4_DQS_N2IO_L10N_T1U_N7_QBC_AD4N_67E20
DDR4_DQ24IO_L3P_T0L_N4_AD15P_67E15
DDR4_DQ25IO_L5N_T0U_N9_AD14N_67G16
DDR4_DQ26IO_L3N_T0L_N5_AD15N_67D15
DDR4_DQ27IO_L2N_T0L_N3_67G17
DDR4_DQ28IO_L6P_T0U_N10_AD6P_67D16
DDR4_DQ29IO_L2P_T0L_N2_67H17
DDR4_DQ30IO_L6N_T0U_N11_AD6N_67C16
DDR4_DQ31IO_L5P_T0U_N8_AD14P_67H16
DDR4_DM3IO_L1P_T0L_N0_DBC_67G15
DDR4_DQS_P3IO_L4P_T0U_N6_DBC_AD7P_67E16
DDR4_DQS_N3IO_L4N_T0U_N7_DBC_AD7N_67E17
DDR4_A0IO_L20P_T3L_N2_AD1P_66F23
DDR4_A1IO_L21N_T3L_N5_AD8N_66D25
DDR4_A2IO_L22P_T3U_N6_DBC_AD0P_66D23
DDR4_A3IO_L24N_T3U_N11_66B26
DDR4_A4IO_L20N_T3L_N3_AD1N_66E23
DDR4_A5IO_L23N_T3U_N9_66C26
DDR4_A6IO_L16P_T2U_N6_QBC_AD3P_66F24
DDR4_A7IO_L23P_T3U_N8_66D26
DDR4_A8IO_L17P_T2U_N8_AD10P_66H26
DDR4_A9IO_L19P_T3L_N0_DBC_AD9P_66E25
DDR4_A10IO_L22N_T3U_N7_DBC_AD0N_66C24
DDR4_A11IO_T3U_N12_66F22
DDR4_A12IO_L24P_T3U_N10_66B25
DDR4_A13IO_L19N_T3L_N1_DBC_AD9N_66E26
DDR4_A14IO_L21P_T3L_N4_AD8P_66D24
DDR4_A15IO_L12P_T1U_N10_GC_66J23
DDR4_A16IO_T2U_N12_66G22
DDR4_A17IO_L16N_T2U_N7_QBC_AD3N_66F25
DDR4_BA0IO_L15P_T2L_N4_AD11P_66J25
DDR4_BA1IO_L18P_T2U_N10_AD2P_66H21
DDR4_BG0IO_L17N_T2U_N9_AD10N_66G26
DDR4_nCSIO_L14P_T2L_N2_GC_66H23
DDR4_ODTIO_T1U_N12_66M24
DDR4_nRESETIO_L10N_T1U_N7_QBC_AD4N_66L25
DDR4_CLK_PIO_L13P_T2L_N0_GC_QBC_66G24
DDR4_CLK_NIO_L13N_T2L_N1_GC_QBC_66G25
DDR4_CKEIO_L14N_T2L_N3_GC_66H24
DDR4_nACTIO_L10P_T1U_N6_QBC_AD4P_66L24
DDR4_nALERTIO_L18N_T2U_N11_AD2N_66H22
DDR4_PARITYIO_L15N_T2L_N5_AD11N_66J26

[]()3.9.核心板信号与等长

核心板引出到连接器的信号都做了严格等长，可以参考璞致提供的信号等长表格， 里面详细列出了信号名称和信号走线长度，表格已存放在对应的文件夹下 。。

[]()3.10.核心板封装库

为方便用户快速使用核心板，我们提供了对应的封装库，连接器相对位置和核心 板外框丝印都已摆放好，直接调用即可。原理图封装提供 AD/ORCAD 两个版本，PCB 封 装提供 AD/Allegro 两个版本,均已存放在对应的文件夹下。另外，文件夹下提供了核 心板的 DXF 文件，方便用户对应结构。

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[]()3.11.核心板对应连接器

核心板采用了两个高密连接器与底板连接，底板上使用的连接器对应型号是 ADM6-60-01.5-L-4-2-A-TR，用户可以自行购买，也可以联系璞致客服购买。

[]()****[]()第四章 璞致 ****KintexUltraScale+底板

前面章节我们详细介绍了核心板资源，本章节我们将详细介绍开发板对应底板所 搭载的资源。

[]()4.1.开发板供电

开发板有两种供电方式，璞致提供的 12V/3A 的适配器供电或者通过 PCIE 供电， 两种供电方式可以通过 S1 开关来切换。电源接入后通过 DCDC 转换成 3.3V、1.8V 等 多路电压供板内器件使用。电源部分详细电路可参考开发板对应的原理图。

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[]()4.2.时钟电路

时钟电路主要集中在核心板上，可以参考核心板时钟部分说明。

[]()4.3.复位电路

在开发板上预留了一个复位按键，按键默认高电平，按下后为低电平。

复位管脚连接到 BANK84 的 IO_4N_84（AD14)管脚,管脚电平为 3.3V。复位部分详 细电路可参考开发板原理图。

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[]() 4.4.USB********转串口

开发板使用 Silicon Labs CP2102GM 芯片实现 USB 转 UART, USB 接口采用 TypeC 接口，用户只要用一根 USB 线连接到 PC 上即可进行串口通信。

UART 的 TX/RX 信号与 FPGA 的 BANK84 相连，接口电平为 3.3V。 如下是信号对应 关系表和原理图，TX/RX 方向为 FPGA 端定义。

UART********引脚管脚名称管脚位置
UART_TXIO_5P_84AC13
UART_RXIO_5N_84AC14

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[]()4.5.SD********卡

开发板上放置了一个 SD 卡座(开发板背面)， SD 卡信号连接到 FPGA 的 BANK87 上，接口电平为 3.3V。如下是信号对应关系，详细电路可以参考开发板原理图。

SD********卡引脚管脚名称管脚位置
SD-CLKIO_10P_87C12
SD-CMDIO_10N_87B12
SD-DATA0IO_5P_87G12
SD-DATA1IO_5N_87F12
SD-DATA2IO_6P_87F14
SD-DATA3IO_6N_87F13

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[]()4.6.E2********PROM

开发板上放置了一颗 64Kbit 的 EEPROM 芯片，型号为 AT24C64D-SSHM-T，E2PROM 通过 IIC 扩展芯片与 FPGA 的 BANK84 相连,接口电平为 3.3V。EEPROM 读地址是 0xA1， 写地址是 0xA0。操作代码可参考璞致提供的例程，详细电路可以参考开发板原理图。

E2********PROM管脚名称管脚位置
E2PROM_I2C_SCLIO_6P_84AB15
E2PROM_I2C_SDAIO_6N_84AB16

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[]()4.7.千兆以太网

开发板上设计了一路千兆以太网，以太网芯片与 FPGA 之间通过 RGMII 接 口互联，连接 BANK65/87，接口电平是 1.8V，连接对应管脚见下表，网口地 址是 PHY_AD[2:0]=001，详细电路可以参考开发板原理图。

RMGII********信号管脚名称管脚位置
GTX_CLKIO_24P_65N21
TX_ENIO_24N_65N22
TXD0IO_21P_65R20
TXD1IO_21N_65R21
TXD2IO_6P_65W19
TXD3IO_6N_65W20
RX_CLKIO_11P_GC_65V23
RX_DVIO_11N_GC_65W23
RXD0IO_18P_65R25
RXD1IO_18N_65R26
RXD2IO_15P_65N24
RXD3IO_15N_65P24
MDCIO_11P_87A13
MDIOIO_11N_87A12

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[]() 4.8.QSFP28接口

开发板上设计了一路 100G QSFP28 接口，接口信号与 FPGA 的 BANK84/BANK226 相 连，详细可参考原理图。

如下是 QSFP28 的引脚分配, 详细电路可以参考开发板原理图。

QSFP********引脚管脚名称管脚位置
QSFP1-TX-P0MGT_TX_P0_226N5
QSFP1-TX-N0MGT_TX_N0_226N4
QSFP1-TX-P1MGT_TX_P1_226L5
QSFP1-TX-N1MGT_TX_N1_226L4
QSFP1-TX-P2MGT_TX_P2_226J5
QSFP1-TX-N2MGT_TX_N2_226J4
QSFP1-TX-P3MGT_TX_P3_226G5
QSFP1-TX-N3MGT_TX_N3_226G4
QSFP1-RX-P0MGT_RX_P0_226M2
QSFP1-RX-N0MGT_RX_N0_226M1
QSFP1-RX-P1MGT_RX_P1_226K2
QSFP1-RX-N1MGT_RX_N1_226K1
QSFP1-RX-P2MGT_RX_P2_226H2
QSFP1-RX-N2MGT_RX_N2_226H1
QSFP1-RX-P3MGT_RX_P3_226F2
QSFP1-RX-N3MGT_RX_N3_226F1
QSFP1_LPMODEIO_10N_84W15
QSFP1_I2C_SCLIO_7P_84Y15
QSFP1_I2C_SDAIO_7N_84AA15

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[]() 4.9.MIPI********接口

开发板设计了两路 MIPI 接口，管脚定义如下表，详细电路可以参考开发板原理 图。

MIPI1信号管脚名称管脚位置
MIPI1_D_P0IO_4P_65V21
MIPI1_D_N0IO_4N_65V22
MIPI1_D_P1IO_3P_65T20
MIPI1_D_N1IO_3N_65U20
MIPI1_CLK_PIO_1P_65U19
MIPI1_CLK_NIO_1N_65V19
CAM1_RSTIO_12N_87A14
CAM1_CLKIO_12P_87B14
CAM1_SCLIO_1P_87J12
CAM1_SDAIO_1N_87H12
MIPI2信号管脚名称管脚位置
MIPI2_D_P0IO_20P_65P20
MIPI2_D_N0IO_20N_65P21
MIPI2_D_P1IO_23P_65N19
MIPI2_D_N1IO_23N_65P19
MIPI2_CLK_PIO_22P_65N23
MIPI2_CLK_NIO_22N_65P23
CAM2_RSTIO_L7N_HDGC_87E12
CAM2_CLKIO_L7P_HDGC_87E13
CAM2_SCLIO_L8P_HDGC_87D14
CAM2_SDAIO_L8N_HDGC_87D13

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[]()4.10.LED

开发板设计了两路 LED。LED 高电平亮，低电平灭。详细电路可参考开发板原理 图。

LED********位号管脚名称管脚位置
LED1IO-8P-84AA14
LED2IO-8N-84AB14

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[]()4.11.按键

开发板设计了两路用户按键，一路复位按键。按键默认高电平，按下为低电平， 按键连到 PL 侧，管脚位置如下表。

按键位号管脚名称管脚位置
KEY1IO-2P-84AE13
KEY2IO-2N-84AF13
SYS_nRSTIO-4N-84AD14

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[]()4.12.40P********扩展口

开发板设计了一个 40P 2.54mm 间距的简易牛角座，用于扩展信号的连接，信号 与 FPGA 的 BANK86/87 连接，电平为 3.3V。如下表标出了信号所在的芯片位置，详细 连接关系参考原理图部分。

JM1信号顺序管脚名称管脚位置JM1信号顺序管脚名称管脚位置
5IO_L5P_HDGC_86G106IO_L7P_HDGC_86E11
7IO_L5N_HDGC _86G98IO_L7N_HDGC_86E10
9IO_L6P_HDGC _86F1010IO_L8P_HDGC_86D11
11IO_L6N_HDGC _86F912IO_L8N_HDGC_86D10
13IO_L10P_86B914IO_L12P_86C11
15IO_L10N_86A916IO_L12N_86B11
17IO_L11P_86B1018IO_L9P_86D9
19IO_L11N_86A1020IO_L9N_86C9
21IO_L4P_86H1122IO_L2P_86J11
23IO_L4N_86G1124IO_L2N_86J10
25IO_L3P_86J926IO_L1P_86K10
27IO_L3N_86H928IO_L1N_86K9
29IO_L4P_87J1530IO_L2P_87J13
31IO_L4N_87J1432IO_L2N_87H13
37IO_L9P_87C1438IO_L3P_87H14
39IO_L9N_87C1340IO_L3N_87G14

[]() 4.13.FMC********扩展接口

开发板上设计了一路 FMC-HPC 连接器，但因芯片管脚数量有限，实际并没有全部 连接，只连接了 4 对 MGT 和 LA 信号，如下表列出了信号对应关系。详细连接关系参 考原理图部分。

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序号FMC-HPC 管脚管脚名称管脚位置
A2DP1_M2C_PMGT_RX_P1_227C4
A3DP1_M2C_NMGT_RX_N1_227C3
A6DP2_M2C_PMGT_RX_P2_227B2
A7DP2_M2C_NMGT_RX_N2_227B1
A10DP3_M2C_PMGT_RX_P3_227A4
A11DP3_M2C_NMGT_RX_N3_227A3
A22DP1_C2M_PMGT_TX_P1_227E5
A23DP1_C2M_NMGT_TX_N1_227E4
A26DP2_C2M_PMGT_TX_P2_227D7
A27DP2_C2M_NMGT_TX_N2_227D6
A30DP3_C2M_PMGT_TX_P3_227B7
A31DP3_C2M_NMGT_TX_N3_227B6
B20GBTCLK1_M2C_PMGT_CLK0_P_227K7
B21GBTCLK1_M2C_NMGT_CLK0_N_227K6
C2DP0_C2M_PMGT_TX_P0_227F7
C3DP0_C2M_NMGT_TX_N0_227F6
C6DP0_M2C_PMGT_RX_P0_227D2
C7DP0_M2C_NMGT_RX_N0_227D1
C10LA06_PIO_L3P_64AF24
C11LA06_NIO_L3N_64AF25
C14LA10_PIO_L6P_64AB24
C15LA10_NIO_L6N_64AC24
C18LA14_PIO_L23P_64Y17
C19LA14_NIO_L23N_64AA17
C22LA18_P_CCIO_L13P_MRCC_64AD20
C23LA18_N_CCIO_L13N_MRCC_64AE20
C26LA27_PIO_L16P_65U26
C27LA27_NIO_L16N_65V26
C30SCLIO_L11P_84Y13
C31SDAIO_L11N_84AA13
D4GBTCLK0_M2C_PMGT_CLK0_P_226P7
D5GBTCLK0_M2C_NMGT_CLK0_N_226P6
D8LA01_P_CCIO_L11P_SRCC_64AD21
D9LA01_N_CCIO_L11N_SRCC_64AE21
D11LA05_PIO_L1P_64AE25
D12LA05_NIO_L1N_64AE26
D14LA09_PIO_L2P_64AB25
D15LA09_NIO_L2N_64AB26
D17LA13_PIO_L24P_64Y18
D18LA13_NIO_L24N_64AA18
D20LA17_P_CCIO_L12P_MRCC_64AB21
D21LA17_N_CCIO_L12N_MRCC_64AC21
D23LA23_PIO_L9P_64AC22
D24LA23_NIO_L9N_64AC23
D26LA26_PIO_L10P_65W25
D27LA26_NIO_L10N_65W26
G2CLK1_M2C_PIO_L14P_SRCC_65T25
G3CLK1_M2C_NIO_L14N_SRCC_65U25
G6LA00_P_CCIO_L14P_SRCC_64AC19
G7LA00_N_CCIO_L14N_SRCC_64AD19
G9LA03_PIO_L18P_64AD16
G10LA03_NIO_L18N_64AE16
G12LA08_PIO_L7P_64AE22
G13LA08_NIO_L7N_64AF22
G15LA12_PIO_L8P_64AD23
G16LA12_NIO_L8N_64AE23
G18LA16_PIO_L5P_64AD24
G19LA16_NIO_L5N_64AD25
G21LA20_PIO_L4P_64AC26
G22LA20_NIO_L4N_64AD26
G24LA22_PIO_L19P_64Y20
G25LA22_NIO_L19N_64Y21
G27LA25_PIO_L5P_65T22
G28LA25_NIO_L5N_65T23
G30LA29_PIO_L1P_65U19
G31LA29_NIO_L1N_65V19
G33LA31_PIO_L4P_65V21
G34LA31_NIO_L4N_65V22
G36LA33_PIO_L8P_65Y25
G37LA33_NIO_L8N_65Y26
H4CLK0_M2C_PIO_L12P_MRCC_65V24
H5CLK0_M2C_NIO_L12N_MRCC_65W24
H7LA02_PIO_L17P_64AE17
H8LA02_NIO_L17N_64AF17
H10LA04_PIO_L15P_64AF18
H11LA04_NIO_L15N_64AF19
H13LA07_PIO_L16P_64AC18
H14LA07_NIO_L16N_64AD18
H16LA11_PIO_L22P_64AB17
H17LA11_NIO_L22N_64AC17
H19LA15_PIO_L20P_64AA19
H20LA15_NIO_L20N_64AB19
H22LA19_PIO_L21P_64AA20
H23LA19_NIO_L21N_64AB20
H25LA21_PIO_L10P_64AA22
H26LA21_NIO_L10N_64AB22
H28LA24_PIO_L7P_65Y22
H29LA24_NIO_L7N_65Y23
H31LA28_PIO_L9P_65AA24
H32LA28_NIO_L9N_65AA25
H34LA30_PIO_L2P_65U21
H35LA30_NIO_L2N_65U22
H37LA32_PIO_L3P_65T20
H38LA32_NIO_L3N_65U20

开发板开发板​编辑

[]()4.14.PCIE3.0********接口

开发板板载了 PCIE3.0 接口，为 X8 接口，如下表列出了PCIE 接口对应关系。

PCIE********3.0管脚名称管脚位置
PERST_NIO_4P_84AD13
REF_CLK_PMGT_CLK_P0_224AB7
REF_CLK_NMGT_CLK_N0_224AB6
PER0_PMGT_TX_P0_224AF7
PER0_NMGT_TX_N0_224AF6
PER1_PMGT_TX_P1_224AE9
PER1_NMGT_TX_N1_224AE8
PER2_PMGT_TX_P2_224AD7
PER2_NMGT_TX_N2_224AD6
PER3_PMGT_TX_P3_224AC5
PER3_NMGT_TX_N3_224AC4
PER4_PMGT_TX_P0_225AA5
PER4_NMGT_TX_N0_225AA4
PER5_PMGT_TX_P1_225W5
PER5_NMGT_TX_N1_225W4
PER6_PMGT_TX_P2_225U5
PER6_NMGT_TX_N2_225U4
PER7_PMGT_TX_P3_225R5
PER7_NMGT_TX_N3_225R4
PET0_PMGT_RX_P0_224AF2
PET0_NMGT_RX_N0_224AF1
PET1_PMGT_RX_P1_224AE4
PET1_NMGT_RX_N1_224AE3
PET2_PMGT_RX_P2_224AD2
PET2_NMGT_RX_N2_224AD1
PET3_PMGT_RX_P3_224AB2
PET3_NMGT_RX_N3_224AB1
PET4_PMGT_RX_P0_225Y2
PET4_NMGT_RX_N0_225Y1
PET5_PMGT_RX_P1_225V2
PET5_NMGT_RX_N1_225V1
PET6_PMGT_RX_P2_225T2
PET6_NMGT_RX_N2_225T1
PET7_PMGT_RX_P3_225P2
PET7_NMGT_RX_N3_225P1

开发板开发板​编辑

[]() 4.15.USB转JTAG********下载器

开发板板载了一个 USB 转 JTAG 下载器，安装好 Vivado 软件后使用USB 线连接好 JTAG 对应的 USB 口，即可实现调试下载，非常方便。如下是接口在开发板上的位置 图。

开发板开发板​编辑

​审核编辑 黄宇

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