fpga开发板 璞致 ZYNQ UltraScale+ MPSOC PZ-ZU15EG PZ-ZU9EG 核心板简介

璞致电子科技 2025-10-11 825
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描述

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第一章********核心板简介

[]()1.1产品简介

璞 致 ZU9/15EG 核 心 板 采 用 XILINX 公 司 的 XCZU9EG- 2FFVB1156I/XCZU15EG-2FFVB1156I 芯片作为主控制器，两款核心板 完全兼容，需要更换型号可以直接互换，底板无需更改。核心板采用 3 个 0.5mm 间距 168P 镀金高速连接器与母板连接，核心板四个脚放 置了 4 个3.5mm 固定孔，此孔可以与底板通过螺丝紧固，确保了在强 烈震动的环境下稳定运行。

[]()[]()1.2********产品规格

璞致PZ-ZU9/15EG工业级核心板规格
主控制器名称
处理器
逻辑单元 （logic cells）
查找表（LUT）
触发器（Flip-Flops）
Block RAM
Ultra RAM
DSP Slices
DDR4/DDR4L
QSPI FLASH
EMMC
启动方式
千兆以太网
用户 LED
IO 数量
GTR/GTH 接口数量
工作电压/最大电流
工作温度
核心板尺寸、工艺
核心板与底板合高

[]()[]()1.3********产品外观

如下图标注了各个主要电子元器件在核心板的位置，方便用户 查看识别。

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[]()[]()1.4********产品尺寸

核心板尺寸为 85x75mm，核心板通过背面的 3 颗 0.5mm/168P 镀 金高速连接器与底板连接，合高 4mm。如下图是核心板的尺寸标注。

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[]()[]()[]()[]()第二章********核心板使用说明

[]()2.1********核心板供电

核心板供电电压范围是8-12V，推荐供电电压为 8V，在核心板的 四个角都留有电源输入管脚，电源管脚在模块内部已做了连通，此设 计是为了方便底板的电源接入，设计时只需要连接一个角上的电源管 脚，核心板即可工作。电源连接需用铜皮连接且打足够的过孔以保证 电源通流能力。核心板上的所有 GND 信号都需要连接到底板上，每个 GND 通过两个过孔与底板连接。核心板供电极限电流在 5A，所以外部 供电需要考虑极限电流情况以保证核心板工作稳定。

给模组供电的电源输出电压需要稳定，在模组电源输入加一级 DCDC 电源转换，从高电压转到 8-12V(推荐 8V)，DCDC 电流输出能力 可以选 6A 左右，如电源芯片 TPS56628 可以参考。在模组电源输入处 需放置 2 颗 220uF/25V 电容保证电源质量。

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[]()[]()2.2********核心板时钟

核心板为 PS 侧提供了 33.333333Mhz 的时钟输入，输入的管脚位 置为 PS_REF_CLK；为 PL 侧提供了 200Mhz 的差分时钟输入，PL 侧的 时钟输入管脚是 IO_13P_GC_65/IO_13N_GC_65，管脚位置是 AE5/AF5； 为 PL 侧 GTX 提供了一路 125Mhz 的差分时钟输入，125M 输入后经过 时钟缓冲器转换成 4 路 125M 时钟输出，分别接到如图对应位置。

[]()[]()2.3********核心板全局复位

核心板提供了 nGST 复位按键，为系统复位按键，低电平有效。 此引脚也引出到了连接器，信号名称为 SYS_nRST_I，方便外部加入复 位按键或者设计看门狗复位电路用。同时为了系统稳定，我们在核心 板上加了复位芯片MAX811SEUS,此信号可以用于单板其他外设的复位 用，信号电平是 3.3V。复位脚为 PS/PL 共用复位，连接到 PS 侧的 PS_POR_B(V23)引脚上和 PL 侧 BANK44 的 IO_L7P_44(AH14)管脚,AH14 管脚电平为 3.3V。

如果底板上需要设计复位电路有以下几种情况需考虑。

1） 复位电路底板内部使用，只需要对地添加复位按键和一个10uF 电容并口即可。

2） 复位电路需要预留在结构上供外部使用，需要添加对地按键， 同时对地并联 10uF 电容和 TVS 防静电器件。

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[]()[]()2.4********核心板启动方式

核心板支持四种启动模式，分别是 JTAG、QSPI Flash、EMMC 、 SD 卡。板载了前三种启动方式，SD 卡方式用户可以通过在底板上连 接实现。四种启动方式可以通过板载的拨码开关来选择。如下图已列 出各个模式拨码开关所在的位置。因主芯片发热量较大，所以在核心 板上需要加散热片，会遮挡 BOOT MODE 选择表格。

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[]()[]()2.5********网口连接

核心板上放置了一颗千兆以太网芯片RTL8211FI-CG,以太网芯片 与 ZYNQ 芯片之间通过 RGMII 接口互联，连接对应管脚见下表，以太 网对外连接只需要一个带变压器的 RJ45 即可使用， 芯片地址 PHY_AD[2:0]=001，连接原理图可参考下图（产品电路需加 ESD 保护 电路）。另外，在实际产品应用中，C80 需要使用高耐压电容，如 0.1uF/2KV。

RMGII********信号管脚名称管脚位置
GTX_CLKMIO26_501P21
TXD0MIO27_501M21
TXD1MIO28_501N21
TXD2MIO29_501K22
TXD3MIO30_501L21
TX_ENMIO31_501J22
RX_CLKMIO32_501H22
RXD0MIO33_501H23
RXD1MIO34_501L22
RXD2MIO35_501P22
RXD3MIO36_501K23
RX_CTLMIO37_501N22
MDCMIO76_502H25
MDIOMIO77_502F25

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[]()[]()2.6EMMC管脚定义

板载 EMMC 容量 8GB，工作温度为-40℃--+85℃ , 管脚定义如下 表。

EMMC********引脚管脚名称管脚位置
EMMC_D0MIO13AK17
EMMC_D1MIO14AL16
EMMC_D2MIO15AN16
EMMC_D3MIO16AM16
EMMC_D4MIO17AP16
EMMC_D5MIO18AE18
EMMC_D6MIO19AL17
EMMC_D7MIO20AD18
EMMC_CLKMIO22AD20
EMMC_CMDMIO21AF18
EMMC_nRSTMIO23AD19

[]()[]()2.7QSPIFLASH

核心板设计了两路 QSPI FLASH，单片容量为 32MB，两片共计 64MB， 用户可以定义为 QSPI X8 来加速启动，减少启动用时。QSPI FLASH 可 用于存储启动文件和用户文件。

QSPI0FLASH引脚管脚名称管脚位置
DATA0MIO4AH16
DATA1MIO1AJ16
DATA2MIO2AD16
DATA3MIO3AG16
QSPI_CSMIO5AM15
QSPI_CLKMIO0AF16
QSPI1FLASH引脚管脚名称管脚位置
DATA0MIO8AE17
DATA1MIO9AP15
DATA2MIO10AH17
DATA3MIO11AF17
QSPI_CSMIO7AD17
QSPI_CLKMIO12AJ17

[]()[]()2.8板载LED

为方便调试，核心板上放置了三颗 LED，LED 连接到 PL 侧，LED 的管脚位置如下表，当管脚输出高电平时 LED 点亮，低电平 LED 灭。

序号管脚名称管脚位置
LED1IO-L7N-44AH13
LED2IO-L8P-44AJ15
LED3IO-L8N-44AJ14

[]()[]()2.9BANK接口电平选择

单板上 BANK66/67 为 HP BANK，接口电平配置为 1.2/1.8V, 可以 通过单板上提供的指示进行 0 欧姆电阻选焊来调节电压，默认电平为 1.8V 。 BANK47/48/49/50 为 HD BANK,BANK 电 平 可 以 实 现 1.8V/2.5V/3.3V 三种电平转换，更换电阻位置即可,默认电平为 3.3V。

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[]()[]()2.10PS侧********DDR

PS 侧配置了四颗工业级DDR4 芯片，单颗容量 1GB，四颗共计容量 为 4GB,型号为 MT40A512M16LY-062E，DDR4 管脚分配直接调用系统分 配即可。也可以参考我司提供的例程。

[]()[]()2.11PL侧********DDR

PL 侧配置了两颗工业级 DDR4 芯片，单颗容量 1GB ，型号为 MT40A512M16LY-062E ，DDR4 管脚分配参见下表。

DDR4********引脚管脚名称管脚位置
DDR4_D0IO-L6P-64AJ10
DDR4_D1IO-L2N-64AM11
DDR4_D2IO-L3P-64AL10
DDR4_D3IO-L5N-64AP9
DDR4_D4IO-L6N-64AK10
DDR4_D5IO-L2P-64AL11
DDR4_D6IO-L5P-64AN9
DDR4_D7IO-L3N-64AM10
DDR4_DM0IO-L1P-64AJ12
DDR4_DQS_P0IO-L4P-64AP11
DDR4_DQS_N0IO-L4N-64AP10
DDR4_D8IO-L11P-64AK8
DDR4_D9IO-L8P-64AM9
DDR4_D10IO-L12P-64AL8
DDR4_D11IO-L8N-64AM8
DDR4_D12IO-L11N-64AK7
DDR4_D13IO-L9P-64AJ9
DDR4_D14IO-L12N-64AL7
DDR4_D15IO-L9N-64AK9
DDR4_DM1IO-L7P-64AN8
DDR4_DQS_P1IO-L10P-64AN7
DDR4_DQS_N1IO-L10N-64AP7
DDR4_D16IO-L18P-64AK5
DDR4_D17IO-L15N-64AP4
DDR4_D18IO-L14P-64AM6
DDR4_D19IO-L15P-64AP5
DDR4_D20IO-L18N-64AK4
DDR4_D21IO-L17N-64AN4
DDR4_D22IO-L14N-64AM5
DDR4_D23IO-L17P-64AM4
DDR4_DM2IO-L13P-64AL6
DDR4_DQS_P2IO-L16P-64AN6
DDR4_DQS_N2IO-L16N-64AP6
DDR4_D24IO-L23N-64AL1
DDR4_D25IO-L24P-64AK3
DDR4_D26IO-L24N-64AK2
DDR4_D27IO-L20P-64AN3
DDR4_D28IO-L23P-64AK1
DDR4_D29IO-L21N-64AN1
DDR4_D30IO-L21P-64AM1
DDR4_D31IO-L20N-64AP3
DDR4_DM3IO-L19P-64AN2
DDR4_DQS_P3IO-L22P-64AL3
DDR4_DQS_N3IO-L22N-64AL2
DDR4_A0IO-L12P-65AE7
DDR4_A1IO-L17P-65AE3
DDR4_A2IO-L10N-65AF8
DDR4_A3IO-L10P-65AE8
DDR4_A4IO-L11P-65AF6
DDR4_A5IO-L20N-65AH3
DDR4_A6IO-L11N-65AG6
DDR4_A7IO-L18N-65AE4
DDR4_A8IO-L16N-65AJ5
DDR4_A9IO-L17N-65AF3
DDR4_A10IO-L15N-65AJ4
DDR4_A11IO-L16P-65AJ6
DDR4_A12IO-L12N-65AF7
DDR4_A13IO-L18P-65AD4
DDR4_A14IO-L21N-65AF1
DDR4_A15IO-L22N-65AJ1
DDR4_A16IO-L21P-65AF2
DDR4_A17IO-L15P-65AH4
DDR4_BA0IO-L9N-65AD6
DDR4_BA1IO-L9P-65AD7
DDR4_BG0IO-20P-65AG3
DDR4_nCSIO-L22P-65AH1
DDR4_nACTIO-L19N-65AJ2
DDR4_ODTIO-L19P-65AH2
DDR4_RESETIO-L23P-65AD2
DDR4_CLK_PIO-L14P-65AG5
DDR4_CLK_NIO-L14N-65AG4
DDR4_CKEIO-L6P-65AD10
DDR4_TENIO-L7N-65AH6
DDR4_PARITYIO-L8N-65AH8
DDR4_nALERTIO-L8P-65AG8

[]()[]()[]()[]()第三章********底板设计注意事项

[]()3.1电源部分PCB********设计

电源输入需要铺铜皮连接，打足够的过孔保证通电流能力，但电 源电压较高，干扰较大，在保证通流的条件下不要让这个铜皮更大， 以免干扰其他信号。地管脚需要连接到地平面上，且一个地管脚需要 打两个过孔，保证通流和充分连接。

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[]()[]()3.2********高速接口布局走线

1）USB 口：

USB PHY 芯片的并口速率在60Mhz，并口走线需要保证等长，且长 度不大于 1000mil（25.4mm），所以 PHY 尽量靠近模组放置，USB 差分 线 DP/DM 可以拉的长一些。

2）千兆以太网：

与 RJ45 端连接的信号需要保持等长，RGMII 接口的 TX 部分与 RX 部分需要单独保持等长。

3）HDMI 接口

HDMI 接口信号需要走差分，且差分之间需保持等长控制。

[]()[]()3.3LVDS信号

核心板的 BANK 电平可以在 1.2/1.8V/2.5V/3.3V 三种电平之间 选择，默认为 3.3V 电平，如果需要工作在 LVDS 模式下，需要把接口 电平调整为 1.8V 或者2.5V。同时底板的 LVDS 信号走线需做差分/阻 抗控制处理，并且差分之间保持等长。

[]()[]()3.4GTX信号走线

GTX 走线需要考虑的问题比较多，对于有疑问的用户可以联系客 服接入技术支持。

[]()[]()3.5********产品防护

对于产品设计，需要在各类接口加上防护电路。需按防护等级需 求进行设计。

[]()[]()[]()[]()第四章********核心板管脚与信号等长

[]()4.1********核心板管脚定义

PZ-ZU9EG/15EG 核心板共引出 PS 侧 38 个管脚，PL 侧 192 根管 脚，PL 管脚其中有 96 根信号电平 1.2/1.8V ，96 根信号可以 1.8/2.5/3.3V 三种电平调节。详细的管脚定义参见文件夹《PZ- ZU9EG_15EG 核心板管脚与等长》。

[]()[]()4.2********信号等长

为方便用户设计底板以及信号走高速，我们提供了 J1-J3 连接 器上的走线长度数据，方便用户协同底板设计。详细数据表格参见文 件夹《PZ-ZU9EG_15EG 核心板管脚与等长》。

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审核编辑 黄宇

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