如何隔离LVDS？哪些应用可以使用LVDS隔离？

对处于恶劣环境中的外部接口需要予以电流隔离，以增强安全性、功能性或是抗扰能力。这包括工业测量和控制所用数据采集模块当中的模拟前端，以及处理节点之间的数字接口。

在过去，最多数Mb的带宽对转换器接口或工业背板就足够了，所以使用光耦合器便能对串行外设接口(SPI)或RS-485之类的协议进行隔离。数字隔离器改善了此类隔离接口的安全性、性能和可靠性，并且提供集成式隔离和I/O。然而，工业4.0和物联网 (IoT)这类趋势要求以更高的速度与精度进行更为普及的测量与控制，因而越来越需要更大的带宽。

电流隔离的需求也随之激增，因为有更多与物理域进行的数字互动需要避免电机和电力系统、操作员、静电放电、以及诸如雷击所造成的浪涌等外部因素所带来的影响。精密测量可能也需要与噪声源（像是更为局部的微型电力电路和高速数字处理等）隔离。

低压差分信号传输(LVDS)是一种在更高性能转换器和高带宽 FPGA或ASIC I/O中常用的高速接口。差分信号传输对于外部电磁干扰(EMI)具有很强的抑制能力（因为反相与同相信号之间的互相耦合所致），同时也相应地可以将任何因为LVDS信号传输所造成的EMI最小化。在LVDS接口上增加隔离是一种透明解决方案，可以将其插入高速和精密测量以及控制应用的现有信号链当中。

当今有哪些选择？

对于转换器和处理器接口的电流隔离，同光耦合器相比，标准数字隔离器是快得多、鲁棒且更为可靠的解决方案。然而，支持高速或精密转换器的典型LVDS数据速率为数百 Mbps，但最快速的标准数字隔离器最多支持150 Mbps。

为了支持更高带宽的隔离，系统设计者当前已转向定制化设计密集型解决方案，像是解串行化或利用变压器、电容器的分离方案。这些方案会增加成本与设计时间，解串行化方案甚至可能需要外加一组简单的FPGA，其目的仅仅是为了实现隔离功能。变压器和电容器需要对LVDS信号加以谨慎的信号调理，由此得到的应用和数据速率特定的解决方案将需要交流平衡编码。进一步的解决方案是使用光纤通信链路，但考虑到成本和更高的复杂度，这更适合于数Gb的需求。图1所示为高速隔离的各种方案选择，以价值主张（依据设计的难易和成本）相对于方案的最大速度所绘制。

图1. 隔离器实施的价值主张与隔离器速度的关系

作为对比（如图2所示），ADI 公司已经推出了一系列直接可用的LVDS隔离器：ADN4650/ADN4651/ADN4652，采用针对高达 600Mbps速率而增强的iCoupler®技术。除了TIA/EIA-644-A LVDS兼容I/O之外，其完整的隔离器信号链是全差分式，实现了高抗扰能力及低辐射的解决方案。它提供两个隔离式LVDS通道，一个发射一个接收（ADN4651，ADN4652相反），或是两个发射或接收(ADN4650)。内部高速电路以2.5 V电压工作，工业系统中可能没有这种供电轨，因此其内置图3所示的低压差稳压器(LDO)以支持单一宽体SOIC解决方案，即使采用3.3 V电源供电也无妨。

图2. ADN4651 600 Mbps LVDS隔离器框图

新型LVDS隔离器是否是直接可用的解决方案？

为了保证这些LVDS隔离器能够插入转换器至处理器的接口中，或是以高达600 Mbps运行的处理器内链路中，ADN465x系列有着超低抖动的精密时序。这点相当重要，因为在600 Mbps下，单位间隔（UI，例如位时间）只有1.6 ns，因此边缘上的抖动必须非常小，以便接收器件有足够的时间去对位进行采样。ADN465x的典型总抖动为70 ps，或在600 Mbps下小于5% UI，假设误码率为1×10-12。

如何量化抖动？

查看抖动的最基本方法是用差分探针去测量LVDS信号对，并且上升沿和下降沿上均要触发，示波器设定为无限持续。这意味着高至低和低至高的跃迁会相互迭加，因此可以测量交越点。交越宽度对应于峰峰值抖动或截至目前所测得的时间间隔误差 (TIE)（比较图3所示的眼图和直方图）。有一些抖动是随机来源 (像是热噪声)所导致，此随机抖动(RJ)意味着示波器上所看到的峰峰值抖动会受到运行时间的限制；随着运行时间增加，直方图上的尾巴会升高。

图3. ADN4651的眼图和直方图

相比之下，确定性抖动(DJ)的来源是有界限的，例如脉冲偏斜所导致的抖动、数据速率相关抖动(DDJ)和符码间干扰(ISI)。脉冲偏斜源于高至低与低至高传播延迟之间的差异。这可以通过偏移交越实现可视化，即在0 V时，两个边沿分开（很容易通过图3 中直方图内的分隔看出来）。DDJ源于不同工作频率时的传播延迟差异，而ISI源于前一跃迁频率对当前跃迁的影响（边沿时序在一连串的1秒或0秒与1010模式码之后通常会有所不同）。

为了完整地估算特定误码率下的总抖动(TJ@BER)，RJ与DJ可以依据测量得到的TIE分布所适配的模型来计算。此类模型中的一种是双狄拉克模型，它假设高斯随机分布与双狄拉克δ函数卷积（两个狄拉克δ函数之间的分隔距离对应于确定性抖动）。对于具有明显确定性抖动的TIE分布而言，该分布在视觉上近似于此模型。有一项困难是某些确定性抖动会对高斯分量带来影响，亦即双狄拉克函数可能低估确定性抖动，高估随机抖动。然而，两者结合仍能精确估计特定误码率下的总抖动。

RJ规定为高斯分布模型中的1 σ rms值，若要推断更长的运行长度（低BER），只需选择适当的多σ，使其沿着分布的尾端移动足够长的距离（1×10-12位错误需要14 σ）即可。接着加入DJ以提供TJ@BER的估计值。对于信号链中的多个元件，与其增加会导致高估抖动的多个TJ值，不如将RJ值进行几何加总，将DJ值进行代数加总，这样将能针对完整的信号链提供更为合理的完整 TJ@BER估计。

ADN4651的RJ、DJ和TJ@BER全都是分别指定的，依据多个单元的统计分析提供各自的最大值，藉以确保这些抖动值在电源、温度和工艺变化范围内都能维持。

不同LVDS接口如何仰赖精密数据跃迁？

典型接收器可以容许10%至20% UI的抖动，举例来说，利用 ADN465x隔离外部LVDS端口将能使工业背板在PLC与I/O模块间的缆线上安全地延伸。最大缆线距离取决于容许数据速率、缆线结构以及连接器类型，但在较低数据速率（例如200 Mbps）且使用高速连接器和适当的屏蔽双绞线时，数米缆线长度是有可能实现的。

模数转换器(ADC)接口通常利用LVDS进行信号源同步数据发送。这意味着LVDS时钟会与其他LVDS通道上的一个或多个数据位流 并行发送。ADN4650的低通道间和器件间偏斜（分别为≤300 ps 和≤500 ps）对此很有利。这些偏斜值说明了多个通道上的高至低(或低至高)传播延迟之间的最大差异，从统计意义上保证了所有ADN4650器件在电源、温度和工艺变化范围内的性能。在上升和下降时钟沿上均进行数据传输以实现双倍数据速率(DDR) 时（某些转换器会利用DDR来提高输出带宽），≤100 ps的低脉 冲偏斜支持时钟同步。 

图4. 用于AD7960和SDP-H1的ADN4651隔离电路

ADC采样时钟可能需要加以隔离，以便将使用外部时钟源的模 拟前端成功地完全隔离；举例来说，为一组多重数据采集通道 同时提供时钟信号。这对任何隔离器来说都是挑战，因为时 钟上的任何抖动都会直接增加到孔径抖动上，进而降低测量质 量。同时钟源一样，LVDS信号链中用于时钟分配的器件，例如 扇出缓冲器，通常都会将此抖动规定为加性相位抖动。这意味 着输入时钟的相位噪声会与输出时钟的相位噪声进行比较，并 将其差值在相关频率范围（一般为12 kHz至20 MHz）上进行积 分。ADN465x系列本质上属于集成隔离功能的LVDS缓冲器，所 以同样的观点也适用于分析对ADC采样的影响。使用ADN465x 时，确保典型加性相位抖动只有376 fs，这样即使增加电流隔 离，也能维持原始测量质量，因为增加隔离可以消除处理器端 数字电路中的噪声。

在采样时钟被隔离的情况下，600 Mbps的无错误传输、与300 MHz 时钟同步以及最高ADC性能和分辨率，已经通过参考电路 CN-0388中的AD7960（18位、5 MSPS、SAR ADC）加以验证，如 图4所示。利用能够透明隔离模拟前端的转接卡，将ADC电路板 与高速SDP-H1评估平台之间的现有ADC评估平台进行隔离。软 件没有更动，利用精密模拟信号源对数据手册规格所做的评估 确认其具有与非隔离平台相同的性能。

还有哪些应用可以使用LVDS隔离？

隔离式模拟前端或隔离式工业背板是两个很有用的应用范例， 可以很好地展示LVDS隔离所提供的机会，但此技术还有很多其 他应用。送到平板显示器的视频信号通常使用LVDS信号，而 HDMI®信号使用类似的差分信号共模逻辑(CML)。这些通常不需要隔离，但是对于医疗成像或工业PC中的外部显示端口之类的 应用而言，电流隔离可以保护人体或设备。