ADC3683-SP 技术文档总结

ADC3683-SP 是一款低延迟、低噪声和超低功耗 18 位 65MSPS 高速双通道 ADC。该ADC专为实现最佳噪声性能而设计，可提供−160dBFS/Hz的噪声频谱密度以及出色的线性度和动态范围。ADC3683-SP 提供直流精度和 IF 采样支持，可实现各种应用的设计。低延迟架构（低至 1 个时钟周期延迟）和高采样率也支持高速控制环路。ADC在65Msps时仅消耗84mW/ch（使能1/2摆幅），功耗随采样率而变化。
*附件：adc3683-sp.pdf

该器件使用串行LVDS（SLVDS）接口输出数据，从而最大限度地减少数字互连的数量。该器件还集成了数字下变频器 （DDC），有助于降低数据速率并降低系统功耗。ADC3683-SP 与 14 位、125MSPS、ADC3664-SP 引脚兼容。该器件采用 64 引脚 CFP 封装 （10.9mm x 10.9mm），支持 −55°C 至 +125°C 的温度范围。

特性

• 筛查和辐射性能：
  • QMLV 筛选和可靠性
  • 总电离剂量（TID）：300krad（Si）
  • 单事件闩锁 （SEL）：75MeV-cm2/mg
• 环境温度范围：-55°C 至 105°C
• 双通道ADC
• 18 位 65MSPS
• 本底噪声：-160dBFS/Hz
• 低功耗和优化的功率缩放：
  • 64mW/通道 （10MSPS）
  • 84mW/通道 （65MSPS）
• 延迟：
  • 1 Wire模式下1个时钟周期
  • 2线模式下2个时钟周期
• 18 位，无缺失码
• INL：±7LSB，DNL：±0.7LSB
• 内部或外部参考
• 输入带宽：200MHz （-3dB）
• 可选数字下变频器 （DDC）：
  • 真实或复抽取
  • 抽取 2、4、8、16 和 32
  • 32 位 NCO
• 串行LVDS（SLVDS）接口（2线、1线和1/2线）
• 频谱性能 （FIN = 5MHz）：
  • 信噪比：83.6dBFS
  • SFDR：87.1dBc
  • 非 HD23：102dBC

参数

方框图

一、产品概述

ADC3683-SP 是德州仪器推出的一款抗辐射保障型（Radiation-Hardness-Assured）双通道高速模拟 - to - 数字转换器（ADC），文档编号 SBASAB5A，2024 年 3 月首次发布，12 月修订。该器件具备 18 位分辨率，最高采样速率达 65MSPS，以低延迟、低噪声、超低功耗为核心优势，专为太空应用设计，可满足光学成像载荷、雷达成像载荷、卫星通信载荷等场景对高可靠性与高性能的需求，支持 -55°C 至 105°C 宽工作温度范围，采用 64 引脚陶瓷扁平封装（HBP，10.9mm×10.9mm），且与 14 位 125MSPS 的 ADC3664-SP 引脚兼容。

二、核心特性

（一）抗辐射与可靠性

• 总电离剂量（TID） ：300krad（Si），可承受太空环境中的长期辐射暴露。
• 单粒子锁定（SEL） ：75MeV-cm²/mg，降低太空单粒子事件导致的器件锁定风险。
• 筛选与质量 ：符合 QML-V 筛选标准，支持单一制造 / 组装 / 测试站点生产，具备晶圆批次追溯能力，产品生命周期长；工程样片（如 ADC3683HBP/EM）仅用于非飞行原型验证，无老化测试，不适用飞行场景。

（二）关键性能参数

1. 精度与噪声
   • 18 位分辨率，无失码，微分非线性（DNL）±0.7LSB，积分非线性（INL）±7LSB（典型值）；
   • 噪声性能优异，噪声基底（Noise Floor）低至 -160dBFS/Hz，5MHz 输入时信噪比（SNR）典型值 83.6dBFS，无杂散动态范围（SFDR）典型值 87.1dBc，排除二次 / 三次谐波后的杂散抑制（Non HD23）达 102dBc。
2. 功耗与延迟
   • 超低功耗且支持功率缩放：10MSPS 时每通道功耗 64mW，65MSPS 时每通道 84mW（使能 1/2 摆幅模式），全局掉电模式功耗仅 8-10mW；
   • 低延迟架构：1 线模式下延迟 1 个时钟周期，2 线模式下 2 个时钟周期，适用于高速控制环路。
3. 输入与接口
   • 模拟输入带宽 200MHz（-3dB），差分输入满量程 3.2Vpp，共模电压 0.95V，支持 AC/DC 耦合；
   • 串行 LVDS（SLVDS）接口，支持 2 线、1 线、1/2 线三种模式，最高 lane 速率 1Gbps，可减少数字互连数量；
   • 可选内部 / 外部 1.6V 参考电压，外部参考模式下漂移更低（68ppm/°C），适配高精度场景。
4. 数字信号处理（DSP）
   • 集成数字下变频器（DDC），支持实 / 复数抽取（抽取倍数 2、4、8、16、32），32 位数控振荡器（NCO）用于复数混频；
   • 支持通道平均功能，可将两路 ADC 输出平均以降低非相关噪声，提升 SNR 约 3dB；
   • 可选输出扰码器（仅 2 线模式），优化数据传输特性，输出分辨率可配置（14/16/18/20 位）。

三、器件信息

（一）型号详情

型号	等级	封装	用途与备注
5962F2320401VXC	抗辐射保障型 QML-V	10.9mm×10.9mm 64 引脚陶瓷扁平封装（HBP）	量产型号，适用于飞行场景，符合抗辐射标准
ADC3683HBP/EM	工程样片	同上述封装	仅用于非飞行原型验证，无老化测试，仅 25°C 测试，不保障温度稳定性与使用寿命

（二）封装与热特性

• 封装规格 ：64 引脚陶瓷扁平封装（CFP/HBP），尺寸 10.9mm×10.9mm，最大高度 3.53mm，焊球直径 0.27±0.17mm，采用金镀层，支持焊料浸涂；
• 热学参数 ：结到环境热阻（RθJA）28.4°C/W，结到顶部外壳热阻（RθJC (top)）12.0°C/W，结到板热阻（RθJB）14.1°C/W，需通过散热焊盘（DAP）接地以优化散热。

四、电气规格

（一）电源与电流

• 推荐电源电压 ：模拟电源（AVDD）、接口电源（IOVDD）均为 1.8V（范围 1.75-1.85V）；
• 电流特性 ：65MSPS 时，AVDD 电流（内部参考）典型 69mA，外部参考 63-83.5mA；IOVDD 电流（2 线模式）典型 41mA，1/2 摆幅模式下降至 34mA；掉电模式总功耗 8-10mW。

（二）直流特性（TA=25°C，65MSPS）

参数	测试条件	典型值	单位
输入失调电压（VOS）	-	±130	LSB
失调漂移（VOS_DRIFT）	-	±0.2	LSB/°C
增益误差	双通道使能，外部参考	±2.1	%FSR
增益漂移	外部参考	68	ppm/°C
输入差分电阻（RIN）	FIN=100kHz	8	kΩ
输入差分电容（CIN）	FIN=100kHz	7	pF

（三）交流特性（TA=25°C，65MSPS）

参数	测试条件	典型值	单位
噪声谱密度（NSD）	FIN=1.1MHz，AIN=-20dBFS	-160	dBFS/Hz
信噪比（SNR）	FIN=5MHz	83.6	dBFS
信号失真比（SINAD）	FIN=10MHz	82.7	dBFS
有效位数（ENOB）	FIN=5MHz	13.6	bits
总谐波失真（THD）	FIN=5MHz	88	dBc
三阶互调失真（IMD3）	F1=10MHz，F2=12MHz，AIN=-7dBFS / 音调	83	dBc
模拟输入带宽（-3dB）	-	200	MHz

（四）时序特性

• 孔径延迟（tAD） ：0.85ns，孔径抖动（tA）180fs（方波时钟）；
• 数据延迟 ：1 线模式 1 个时钟周期，2 线模式 2 个时钟周期，使能 DDC 时延迟随抽取倍数增加（如抽取 2 时 21-22 个周期）；
• SPI 接口 ：最高时钟频率 20MHz，SEN 建立时间 11ns，SDIO 保持时间 11ns。

五、功能描述

（一）模拟输入与时钟

1. 模拟输入 ：差分输入设计，支持 AC/DC 耦合，需外部提供 0.95V 共模电压（VCM 引脚可输出该电压供外部电路参考）；建议搭配采样毛刺滤波器（如 0-30MHz 用 180nH 电感 + 100pF 电容，30-70MHz 用 120nH 电感 + 82pF 电容），减少采样噪声。
2. 时钟输入 ：支持差分 / 单端时钟，差分模式需 AC 耦合，单端模式需 DC 耦合（共模 0.9V）；时钟频率范围 1-65MHz，差分输入电压 0.5-1Vpp，占空比 40%-60%；采样率低于 30MSPS 时可关闭内部 DLL，将信号采集时间从 25% 时钟周期提升至 50%。

（二）参考电压

• 内部参考 ：1.6V 内置参考，输出阻抗 8Ω，需在 VREF 与 REFGND 间并联 10μF+0.1μF 去耦电容，增益漂移 242ppm/°C；
• 外部参考 ：支持 1.6V 外部参考输入，输入电流 0.35mA，输入阻抗 5.3kΩ，适用于更高精度需求场景；
• 选择方式 ：可通过 CTRL 引脚（电压 > 1.7V 选外部，0.5-0.7V 选内部，<0.1V 选内部 + 单端时钟）或 SPI 寄存器（0x0E 寄存器 REF_SEL 位）配置。

（三）数字接口与数据路径

1. SLVDS 接口
   • 支持 2 线（每通道 2 个 lane）、1 线（每通道 1 个 lane）、1/2 线（两通道复用 1 个 lane）三种模式，输出序列化因子随分辨率变化（如 18 位 2 线模式序列化 9 倍，数据速率 65×9=585Mbps）；
   • 输出共模电压 0.85-1.15V，差分输出电压 0.585-0.785mVpp，支持半摆幅模式（降低 LVDS 耦合噪声，优化 SNR）。
2. 数据格式与测试模式
   • 输出数据默认二进制补码，可通过 SPI（0x8F/0x92 寄存器 FORMAT 位）配置为偏移二进制；
   • 支持测试模式：斜坡模式（步长可编程）、恒定模式（自定义 18 位码型），可替换 ADC 或 DDC 输出数据，用于系统调试。

（四）数字下变频器（DDC）

1. 抽取与滤波 ：支持实抽取（无混频）与复数抽取（含 NCO 混频），抽取倍数 2-32，内部以 20 位分辨率运算避免量化损失；实抽取输出带宽为采样率的 0.4 倍（如 65MSPS 抽取 8 时带宽 3.25MHz），复数抽取输出带宽为采样率的 0.8 倍（如 65MSPS 抽取 8 时带宽 6.5MHz）。
2. NCO 特性 ：32 位频率控制字（FCW），频率范围 -FS/2 至 FS/2，通过公式 FCW**=FNCO ​ ×232**/FS​ 计算，更新频率后需触发 NCO 复位（0x26 寄存器 NCO0_RES/NCO1_RES 位）或 SYNC 信号生效。
3. 同步（SYNC） ：PDN/SYNC 引脚可配置为同步输入，同步信号需至少 256 个时钟周期宽，用于多器件时钟 divider 与 NCO 相位同步。

（五）SPI 控制

• 接口引脚 ：SEN（片选，低有效）、SCLK（时钟）、SDIO（数据输入 / 输出），支持 24 位字长读写，时钟频率最高 20MHz；
• 核心配置寄存器 ：包括接口模式（0x07 寄存器 IF_MODE_SEL）、分辨率（0x1B 寄存器 RES_SEL）、DDC 使能与抽取倍数（0x24/0x25 寄存器）、NCO 频率（0x2A-0x2D/0x31-0x34 寄存器）等；
• 配置流程 ：需先配置接口模式与分辨率，加载 E-fuse 位映射（0x13 寄存器 FUSE_LD 位），再配置 DDC、扰码器等功能，确保时序与功能兼容。

六、应用设计指南

（一）电源设计

• 电源架构 ：推荐 “开关稳压器 + LDO” 组合（如 TPS7H4002-SP 开关稳压器 + TPS7A4501-SP LDO），或直接使用低噪声开关稳压器；AVDD 与 IOVDD 需独立供电，避免数字噪声耦合至模拟电路；
• 去耦设计 ：AVDD/IOVDD 引脚旁需并联 10μF+0.1μF 陶瓷电容，VREF 引脚旁并联 10μF+0.1μF 电容，均需靠近引脚放置。

（二）PCB 布局

1. 关键信号布线
   • 模拟输入（AINP/M、BINP/M）与时钟（CLKP/M）采用 100Ω 差分布线，长度匹配（误差 < 5mil），避免过孔，远离数字信号；
   • LVDS 输出（DA0/1、DB0/1）采用 100Ω 紧密耦合差分布线，与模拟区域保持距离，减少耦合噪声。
2. 接地与散热 ：模拟地（GND）与接口地（IOGND）单点连接，散热焊盘（DAP）直接接地，PCB 堆叠建议在电源层与信号层间增加接地层，降低串扰。

（三）初始化流程

1. 上电：同时施加 AVDD 与 IOVDD，内部参考需 2ms 稳定；
2. 配置 CTRL 引脚与时钟：确定参考源与时钟类型，施加采样时钟；
3. 复位与校准：触发硬件复位（RESET 引脚高电平≥1μs），复位释放后等待约 200000 个时钟周期完成内部校准；
4. SPI 配置：按需求配置接口、分辨率、DDC 等功能。

七、器件与文档支持

1. 文档更新 ：可通过 TI 官网产品文件夹订阅通知，获取文档修订信息，2024 年 12 月修订版主要移除了 5962F2320401VXC 的 “产品预览” 标注，修正了设计流程描述。
2. 技术支持 ：提供 TI E2E™ 论坛获取设计帮助，参考设计与安全信息可通过官网资源库下载。
3. ESD 警示 ：器件易受静电损坏，需遵循 JEDEC 标准（HBM 1000V，CDM 250V）进行防护。