ADC3910Dx/ADC3910Sx 技术文档总结

ADC3910Dx 和 ADC3910Sx 是系列超低功耗 10 位 125MSPS 高速单通道和双通道模数转换器。高速控制环路受益于仅 1 个时钟周期的短延迟。ADC 在 125Msps 时仅消耗 92mW，功耗随较低采样率而扩展。

该器件使用 DDR、HDDR、SDR 或串行 CMOS 接口输出 +1.8V 至 +3.3V 的数据，以满足各种接收器要求。该器件使用具有可编程高低阈值、迟滞和事件计数器的数字比较器，通过每个通道的事件触发中断来实现模拟监控功能。该器件是引脚对引脚兼容的 ADC 系列，具有 8 位和 10 位分辨率以及不同的速度等级。该器件采用 32 引脚 VQFN 封装，支持 -40 至 +105°C 的工业温度范围。
*附件：adc3910d125.pdf

特性

• 采样率高达 125MSPS
• 延迟：1 个时钟周期
• 低功耗（2 通道）：
  • 125MSPS 时为 92mW
  • 25MSPS 时为 59mW
  • PD 模式下为 4mW
• 小尺寸：32-VQFN （4mm x 4mm）
• 单通道或双通道ADC
• 双数字比较器
• 参考：内部或外部
• 无遗漏代码，±1 LSB INL
• 缓冲、差分或单端输入
• 输入带宽：150MHz （3dB）
• 1.8V单电源
  • 可选的 3.3VIO 功能
• 工业温度范围：-40 至 105°C
• 片上数字滤波器（可选）
  • 抽取 2、4、8、16
• 并行（SDR、DDR）和串行CMOS接口
• 频谱性能 （fIN = 5MHz）：
  • 信噪比：61dBFS
  • SFDR：65dBc

参数

方框图

一、产品概述

ADC3910Dx（双通道）与 ADC3910Sx（单通道）是德州仪器推出的10 位高速低功耗模数转换器（ADC） 系列，核心优势在于低延迟（1 个时钟周期）、宽采样率范围（25~125MSPS）及集成数字信号处理功能，专为工业高动态范围场景设计，适用于无线电接收机、激光雷达（LiDAR）、低延迟控制回路、激光扫描仪、全球定位系统（GPS）及检测设备，在保留高精度特性基础上，通过集成数字下变频器（DDC）、统计引擎等模块，简化系统设计并降低功耗。

二、核心特性

（一）高精度与高速性能

• 分辨率与采样率 ：固定 10 位分辨率（可通过寄存器配置为 8 位），支持 25MSPS（ADC3910D025/S025）、65MSPS（ADC3910D065/S065）、125MSPS（ADC3910D125/S125）三档采样率，双通道型号支持交织模式（FS=2×CLK，仅双通道），采样率翻倍；
• 动态性能 ：输入频率 5MHz 时，信噪比（SNR）典型值 60.6dBFS，无杂散动态范围（SFDR）典型值 64dBc，总谐波失真（THD）典型值 - 63dBc，输入带宽 150MHz（-3dB），支持直流到高频信号采样；
• 直流精度 ：微分非线性（DNL）最大 2.1LSB，积分非线性（INL）最大 2.1LSB，增益误差（外部基准）最大 ±0.2% FSR，温度漂移（外部基准）-35ppm/°C，确保全温域（-40~105°C）测量准确性。

（二）低功耗与灵活供电

• 功耗优化 ：双通道 125MSPS 时功耗仅 97mW，25MSPS 时 59mW；单通道 125MSPS 时 80mW，25MSPS 时 41mW，全局掉电模式功耗仅 4mW，支持分模块掉电（如关闭通道 B、参考源）进一步降低功耗；
• 供电配置 ：需双电源供电，AVDD（模拟 / 核心供电）1.71.9V（典型 1.8V），IOVDD（数字接口供电）1.715.5V（支持 1.8V/3.3V 逻辑电平），电源序列无强制要求，简化系统供电设计。

（三）集成数字信号处理功能

1. 数字下变频器（DDC）
   • 支持 2/4/8/16 倍实抽取，输出数据率 = 采样率 / 抽取因子（如 125MSPS 抽取 16 倍后输出 7.8125MSPS），降低后端处理器带宽需求；
   • 抽取滤波器阻带抑制≥70dB，通带带宽约为采样率的 8%（如 125MSPS 抽取 16 倍时通带 3.125MHz），可放宽外部抗混叠滤波器设计要求。
2. 数字比较器与告警
   • 双独立数字比较器，支持标准比较（阈值 ± 滞回）与斜率比较（相邻采样差值），阈值、滞回可编程（8~12 位精度）；
   • ALERT 引脚可配置为过范围告警、比较器阈值触发或统计引擎窗口完成信号，支持事件 / 窗口触发模式（窗口模式需连续 N 次超限触发，N=1~8），避免抖动误告警。
3. 统计引擎
   • 实时计算采样数据统计值：超阈值样本计数（高于 / 低于阈值）、最大值 / 最小值、样本和、样本平方和（用于功率计算）；
   • 支持 4 个连续窗口数据存储（当前窗口 N 及前 3 个窗口 N-1N-3），窗口大小 256256×2¹⁶样本可调，适用于信号趋势分析与异常检测。

（四）灵活的数字接口与低延迟

• 接口模式 ：支持并行 DDR（默认）、HDDR、SDR 及串行 CMOS 接口，数据格式可选二进制补码（默认）或偏移二进制，输出 lanes 可配置（2/4/8/16 lane），适配不同 FPGA / 处理器接口需求；
• 低延迟特性 ：低延迟模式（数字功能禁用）下，信号从输入到数据输出仅需 1 个时钟周期，启用数字功能（如抽取、比较器）时延迟增加（如抽取 16 倍时延迟 270 时钟周期），满足实时控制场景需求。

三、器件信息与电气规格

（一）型号差异与封装

型号系列	通道数	采样率（MSPS）	封装	工作温度	关键差异
ADC3910Dx	双通道	25/65/125	32 引脚 VQFN（4mm×4mm）	-40~105°C	支持交织模式，可关闭单通道降低功耗
ADC3910Sx	单通道	25/65/125	32 引脚 VQFN（4mm×4mm）	-40~105°C	仅单通道工作，功耗比同采样率 Dx 型号低约 20%

（二）热学特性（32 引脚 VQFN）

热参数	值	单位
结到环境热阻（RθJA）	38.1	°C/W
结到顶部外壳热阻（RθJC (top)）	37.2	°C/W
结到板热阻（RθJB）	17.9	°C/W
结到顶部特征参数（ΨJT）	1	°C/W
结到板特征参数（ΨJB）	17.9	°C/W
结到底部外壳热阻（RθJC (bottom)）	7.8	°C/W

（三）核心电气参数（TA=-40~105°C，AVDD=1.8V，VREF=1.2V）

参数	ADC3910D125（双通道，125MSPS）	ADC3910S125（单通道，125MSPS）	测试条件
AVDD 电流	39~44mA	25~28mA	满载，内部基准
IOVDD 电流	15~18.5mA	19~32mA	DDR 接口，5pF 负载
功耗（P_DIS）	97mW	80mW	PVDD=3.3V，无抽取
SNR	最小 57dBFS，典型 60.6dBFS	最小 57dBFS，典型 60.6dBFS	FIN=5MHz，AIN=-1dBFS
SFDR	最小 57dBc，典型 64dBc	最小 57dBc，典型 64dBc	FIN=5MHz，AIN=-1dBFS
输入满量程（FS）	1.9Vpp	1.9Vpp	差分输入，共模电压 1.25V
孔径抖动（tA）	500fs（典型）	500fs（典型）	方波时钟，快边沿

四、功能模块详解

（一）模拟输入与时钟模块

1. 输入配置
   • 支持差分（默认）与单端输入（需寄存器配置，SNR 降低 3dB），差分输入推荐共模电压 1.25V（由 VCM 引脚提供），单端输入需将负端接 VCM；
   • 输入电容 7pF（FIN=100kHz），输入偏置电流 ±50nA（ADC 未转换时），支持 AC/DC 耦合，DC 耦合需匹配输入共模电压，AC 耦合需串联隔直电容（推荐 0.1μF）。
2. 采样时钟
   • 单端时钟输入，频率范围 5~125MHz，占空比 45%~55%，推荐低抖动时钟源（如 OCXO）以优化动态性能；
   • 时钟可 AC/DC 耦合，AC 耦合需外接电阻分压使中心电压 0.9V，DC 耦合中心电压 0.9V，时钟边沿速率推荐 > 1V/ns，减少孔径抖动影响。

（二）基准电压模块

• 参考源选择 ：默认启用内部 1.2V 基准（温度系数 102ppm/°C），可通过 REF_EN 引脚或寄存器配置为外部 1.2V 基准（推荐精度 ±1%），外部基准需在 VREF 引脚并联 10μF+0.1μF 滤波电容，且靠近引脚放置；
• 基准性能 ：内部基准输出噪声 0.1~10Hz 带宽内 7.5μVpp，输出阻抗 0.1Ω，负载调整率 4μV/mA，确保全负载范围内基准稳定。

（三）数字信号处理模块

1. 数字下变频器（DDC）
   • 工作模式：实抽取（仅支持实信号），抽取因子 2/4/8/16 可选，通过寄存器（DECIMATION，0xD4）启用，抽取后输出数据率降低，Nyquist 带宽缩小（如抽取 16 倍时 Nyquist 带宽 = FS/32）；
   • 数据选择：可选择 ADC 原始数据或 DDC 输出数据用于比较器、统计引擎或输出，支持通道 A/B 数据交叉选择，适配多通道同步处理场景。
2. 数字比较器
   • 比较模式：标准比较（基于阈值，支持滞回）与斜率比较（基于相邻采样差值，需关闭滞回），阈值范围 04095（12 位），滞回 04095（12 位）可编程；
   • 告警配置：ALERT 引脚可配置为推挽 / 开漏输出，告警触发源包括过范围、比较器阈值、统计窗口完成等，支持告警极性反转与粘性告警（需手动清除）。
3. 统计引擎
   • 数据统计：实时统计每个窗口内样本数（高于 / 低于阈值）、最大值 / 最小值、样本和（28 位精度）、样本平方和（40 位精度），支持 4 个窗口数据缓存；
   • 窗口配置：窗口大小 = 256×（1~2¹⁶）样本，可选择连续采集或单次采集（1SHOT 模式），适用于周期性信号分析与异常检测。

（四）数字接口与控制

1. 多接口模式
   • 并行模式 ：支持 DDR（默认，双沿采样）、HDDR（通道 A/B 分 lane 输出）、SDR（单沿采样），数据 lanes 12 路（D0~D11），DCLK 为数据时钟，DCLK/FCLK 为反相时钟或帧时钟；
   • 串行模式 ：支持 2/4/8/16 lane 串行 CMOS 输出，序列化因子 2/4/8/16 可选，输出数据率 = FS / 序列化因子，适配高速串行接口的 FPGA / 处理器；
   • 数据格式 ：默认二进制补码，可通过寄存器（FORMAT_DIG，0x30A）配置为偏移二进制，输出分辨率可配置为 8/10/12/16 位，适配不同后端处理需求。
2. SPI 配置接口
   • 支持 20MHz SPI 时钟，通过 SEN（片选，低有效）、SCLK（时钟）、SDIO（数据 I/O）配置寄存器，寄存器地址 15 位，数据 8 位，支持寄存器读写与软件复位；
   • 关键配置寄存器：参考源选择（DEV_CFG_4，0x30B）、抽取因子（DECIMATION，0xD4）、比较器阈值（COMP_THRESHOLD_HI/LO，0xC80xCF）、统计窗口大小（STATS_WINDOW_SIZE，0xA00xA3）。

五、典型应用场景

（一）激光雷达（LiDAR）接收系统

• 应用架构 ：激光发射信号经目标反射后，由光电二极管转换为模拟电流，经跨阻放大器（TIA）放大为电压信号，再经抗混叠滤波器（低通，截止频率 60MHz）输入 ADC3910D125 双通道 ADC，采样率 125MSPS，通过 DDC 抽取 8 倍（输出 15.625MSPS），降低 FPGA 处理带宽；
• 关键配置 ：启用双通道交织模式（FS=250MSPS），提升距离分辨率；使用统计引擎实时监测回波信号最大值 / 最小值，快速定位目标；比较器设置阈值检测有效回波，触发 ALERT 引脚通知 FPGA 读取数据；
• 性能优化 ：采用外部 1.2V 高精度基准（如 REF5012），降低基准噪声影响；时钟选用低抖动晶振（如 Si5351，抖动 < 100fs），确保 SNR≥60dBFS，满足远距离目标检测需求。

（二）低延迟工业控制回路

• 应用架构 ：传感器（如压力、温度）信号经仪表放大器（IA）放大后，输入 ADC3910S065 单通道 ADC（采样率 65MSPS），低延迟模式（数字功能禁用）下 1 个时钟周期输出数据，通过 SDR 接口传输至 MCU/FPGA，实现实时控制；
• 关键配置 ：禁用 DDC、比较器等数字功能，降低延迟；启用窗口看门狗定时器（WDT），监测 ADC 通信状态，避免数据丢失；电源采用 TPS7A4701 LDO（输出噪声 1.8μVrms），减少电源噪声耦合；
• 故障防护 ：配置 ADC 过范围告警（ALERT 引脚），当输入超量程时触发 MCU 中断，切换至备用传感器，确保控制回路可靠性。

六、设计指南

（一）电源与去耦

• AVDD 设计 ：模拟电源需低噪声，推荐采用 “开关电源 + LDO” 架构（如 TPS62821+TPS7A90），AVDD 引脚旁并联 10μF 钽电容 + 0.1μF 陶瓷电容（X7R 材质），且距离引脚 < 5mm，抑制高频噪声；
• IOVDD 设计 ：数字电源可与其他数字器件共享，但需串联磁珠（如 0603 封装，100Ω@100MHz）隔离噪声，IOVDD 引脚旁并联 1μF+0.1μF 陶瓷电容，减少数字开关噪声耦合；
• 地平面设计 ：模拟地（AGND）与数字地（DGND）单点连接（推荐在 AVDD LDO 处连接），热焊盘（VQFN 底部）必须连接 AGND，且打 4 个 0.3mm 过孔（间距 1mm），增强散热。

（二）PCB 布局要点

1. 分区布局
   • 模拟部分（AIN0/AIN1、VREF、VCM）与数字部分（SPI、GPIO、数字输出）分开布局，距离≥5mm，避免数字噪声耦合；
   • 高功率器件（如 DC/DC、功率三极管）远离模拟引脚，热敏器件（如基准、ADC）远离发热元件（如 LDO、LED），确保温度测量准确。
2. 关键信号处理
   • 模拟输入：采用差分布线（长度匹配误差 < 1mm），布线宽度 0.2mm，远离时钟线与数字线，输入电容≤100pF（防止振荡）；
   • 时钟信号：采用阻抗控制布线（50Ω），长度≤50mm，减少过孔（≤2 个），必要时串联 50Ω 匹配电阻，靠近 ADC CLK 引脚；
   • 基准引脚：VREF 引脚滤波电容靠近引脚放置，布线长度≤3mm，避免与数字线平行，减少噪声耦合。

（三）初始化配置流程

1. 上电后等待 POR 完成（<2ms），施加硬件复位（RESET 引脚高电平≥100ns），复位后等待 200,000 个时钟周期（约 3.1μs@65MSPS），确保内部校准完成；
2. 配置参考源：通过寄存器（DEV_CFG_4，0x30B）选择内部 / 外部基准，外部基准需在 VREF 引脚并联滤波电容；
3. 配置 ADC 工作模式：设置采样率（CLK_TIM_ADJ，0x304~0x305），双通道可启用交织模式（INTERLEAVE，0x84），配置输入模式（差分 / 单端，DEV_CFG_4，0x30B）；
4. 配置数字功能（可选）：启用 DDC（DECIMATION，0xD4）设置抽取因子，配置比较器阈值（COMP_THRESHOLD_HI/LO，0xC8~0xCF），启用统计引擎（STATS_ENABLE，0xA4）设置窗口大小；
5. 配置数字接口：选择接口模式（DDR/HDDR/SDR，INTERFACE_CFG_1，0x98），设置数据格式（二进制补码 / 偏移二进制，FORMAT_DIG，0x30A），启用输出（OEN 引脚低电平）。